DC经典入门问题.doc

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1、~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~在综合中，ungroup命令可以去除系统的层次，有利于减小面积。我对比了在使用ungroup-all-flatten命令前后的Totalcellarea。在使用该命令之前Totalcellarea是，使用之后49663，减小了一半左右。时序部分也没有变差。那是不是综合脚本一般都要使用ungroup呢？请指教，

2、谢谢。ungroup-all当然是能达到最大的优化力度啊，整体timing最好，但是有时候会导致功能的变化，仿真没法过，比如某个hierboundary没了，因此只是有限度的ungroup，比如-level3，全部ungroup打散后，没有boundary，一般功能是不会影响的，LEC来保证。但是function层次就没有了，比如对网表做一些verification，如STA时一些重要的点可能找不到了，如果还要debug的话几乎做不下去。后端fix后某些点发现需要做functionECO，那么很可能也没法做了。另外ungroup也分具体情况也不是所有情况下就一定明显减小面积，我们一般是有选择地

3、对个别一些联系紧密的module会ungroup，不过目的是为了打掉boundary得到更好的timing不是面积。纯属个人理解LEC是logicalequivalentcheck，主要比较RTL和NETLIST，NETLIST和NETLIST的逻辑功能一致性。通常来说，synthesis以后，会把RTL和综合得到的netlist比较，以保证综合没有造成逻辑的错误。PR以后，也会做同样的check。~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~如果你仿真都能通过，当然flat的网表也行啊，就是后

4、面的debug和升级没法做，LEC和formality一样的，是cadence的形式验证工具，最近在做Lowpower的flow，使用UPF文件描述多电压域设计。在做综合的时候，把隔离单元的LEVELSHIFTER单元的库还有0.9v和1.08v的标准单元库都设置在target_library中，这个时候的operating_condition应该怎么设置呢？不同电压域是不是要设置不同的operating_condition？但是默认UPF模式的DC_SHELL又不支持set_poerating_condition中-object_list选项的设置，有哪位大侠跑通过用UPF的flow能不能帮

5、忙指导一下？我觉得可能是环境没有搭好，但是又不知道从哪下手~非常感谢！！~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~请问DC综合后做STA时，需不需要把DC产生的SDF读入到PT中，读入和不读入对于PT，有什么区别，哪一种比较准确呢？谢谢主要看你的SDF有没有延时信息，延时信息来自于哪里的，严格的说反标SDF是有用的，主要是看你的SDF的来源是否靠谱了。如果仅仅是dc出来的，那么是没有延时的，反标进去也就没有意义了.你所说的延时应该是PR之后的真正的版图延迟吗，DC后的延迟是有的，不过是基于线载模型预估的而已。是不是说没有真正的版图延迟就不用

6、反标SDF到PT中，让PT基于线载模型进行计算分析，同样是基于线载模型分析，PT要比DC中的DesignTime分析时序更为精确？工程上我们一般不会用DC出来的sdf，PT分析所采用的也都是PR工具所提供的延迟信息，当然如果0.5u以上pr的结果和前端差异也就不会太大，所以设计迭代一般一遍也就OK。但0.18u不会这样理想，物理设计上的信息显得至关重要，所以PR的SOCENC也会基于连续收敛的时序引擎。还会有一种硅虚拟原型的设计方法，sdf的反标，PT分析，一般工程中也不会只signoff时才会做，在重要节点都会做。前提是你承认PT的结果是signoff的而用PT进行工程signoff个人理解

7、，不知道全面不全面在做STA时，一般可是直接使用STARRC抽出的SPEF进行时序分析，使用PTreporttiming。有时候，为了得到更准确点的timing信息，需要用SDF反标到PT中，再reporttiming。当然反标是需要时间的解决了。DC后的PT不需要反标DC产生的SDF，DC后没有真实的布线，是基于线载模型。此时PT单独分析的时序和DC中的DesignTime分析的结果是一致的。有