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1、第7章VerilogHDL时序电路设计蔡觉平7/27/20211MicroelectronicsSchool XidianUniversity7.1时序电路的特点7/27/20212MicroelectronicsSchoolXidianUniversity图7.1-1时序逻辑电路的结构框图驱动方程（或激励方程）Y=F[X，Qn]（7.1）输出方程Z=G[X，Qn]（7.2）状态方程Qn+1=H[Y，Qn]（7.3）7/27/20213MicroelectronicsSchoolXidianUniversity7/27/
2、20214MicroelectronicsSchoolXidianUniversity例7.1-1：设计一个5进制同步加法计数器，且该计数器带有进位输出。（1）确定输入、输出变量。根据要求，该电路没有输入变量，其输出为进位信号，设为Z。由于需要设计的是五进制的计数器，状态为数为5，用Si表示，则五个状态分别为S0，S1，S2，S3，S4。（3）状态编码。这里用三位二进制编码对触发器的状态进行编码，对S0~S4编码为000、001、010、011和100，剩下的状态101、110、111可以作为无关项，编码后的状态转移图如
3、图7.1-3所示。7/27/20215MicroelectronicsSchoolXidianUniversity（4）建立次态卡诺图。将次态卡诺图分解为各触发器输出的次态卡诺图，并化简。7/27/20216MicroelectronicsSchoolXidianUniversity7/27/20217MicroelectronicsSchoolXidianUniversity（7）根据得到的电路输出方程和驱动方程，可以画出该时序逻辑电路的逻辑电路图，如图7.1-6所示。7.2VerilogHDL时序电路设计方法7/27
4、/20218MicroelectronicsSchoolXidianUniversity7.2.1状态机描述状态转移图modulecouter5_fsm(clk,Z);inputclk;outputZ;regZ;reg[2:0]pre_state,next_state;parameters0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100;always@(posedgeclk)pre_state<=next_state;always@(pre_state)case(pre_s
5、tate)s0:beginnext_state<=s1;Z=0;ends1:beginnext_state<=s2;Z=0;ends2:beginnext_state<=s3;Z=0;ends3:beginnext_state<=s4;Z=0;ends4:beginnext_state<=s0;Z=1;enddefault:beginnext_state<=s0;endendcaseendmodule7.2.2结构性描述7/27/20219MicroelectronicsSchoolXidianUniversitymod
6、uleDFF(clk,d,q,q1);inputclk,d;outputq,q1;regq,q1;always@(posedgeclk)beginq=d;q1=~d;endendmodulemodulecounter5(clk,Z);inputclk;outputZ;wirewire1,wire2,wire3,wire4,wire5,wire6,wire7;DFFu1(.clk(clk),.d(wire3),.q(wire4),.q1(wire1));DFFu2(.clk(clk),.d(wire6),.q(wire5)
7、);DFFu3(.clk(clk),.d(wire7),.q(wireZ),.q1(wire2));andu4(wire3,wire2,wire1),u5(wire7,wire5,wire4);xoru6(wire7,wire5,wire4);endmodule7.2.3行为级描述7/27/202110MicroelectronicsSchoolXidianUniversitymodulecounter5(clk,Z);inputclk;outputZ;regZ;reg[2:0]state;always@(posedge
8、clk)beginif(state==3'b100)beginstate=3'b000;Z=1’b1;endelsebeginstate=state+1;Z=1’b0;endendendmodule7.3触发器7/27/202111MicroelectronicsSchoolXidianUniversity7.3.1
