芯片设计技术课件.ppt

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1、芯片前端设计1芯片后端设计2芯片设计流程半导体芯片行业三种运作模式：IDMFoundryFabless芯片设计流程概念和市场调查结构级说明、RTL编码转换时钟树到DC形式验证（扫描插入的网表与CT插入的网表）RTL仿真逻辑综合、优化和扫描插入全局布线后STA形式验证（RTL与门级）时序正确?否是布图前STA详细布线否时序正确?布图后STA是时序正确?布图规划、布局、CT插入和全局布线否是定案下单前端后端芯片设计流程-前端芯片设计流程-后端芯片前端设计1芯片后端设计2前端设计流程前端的基本设计流程，从输入需求到

2、输出网表的过程。主要步骤为：RTL设计验证静态时序分析覆盖率FPGA测试ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。前端设计流程—工艺选择芯片工艺选择成本工艺特点工艺成熟度技术需求IP成熟度包括该工艺下的芯片制造成本和设计成本Foundry可提供的第三方IP，IP的功能、性能和使用情况性能、功耗、面积、温度、寿命、可实现的频率、可支持的金属层数等基于该工艺下的FoundryIP、单元库的集成、后端设计等芯片工艺的选择就是对这些因素的权衡前端设计流程--IPIP模

3、拟IP：数字IP包括如AD、DA、PLL、PAD、flash等IP，这些都和芯片工艺相关，选定工艺后向相应的工艺厂商进行购买购买业界已经较成熟的IP的使用权，如EthernetMAC、AMBA、DMAC等开源IP核:自主设计IP：通过硬件描述语言（VHDLVerilog）实现模块功能，形成RTL（寄存器传输级）代码。在设计中，带有MEM的模块需要内建自测试设计BIST前端设计流程--RTL设计文档Verilog编码芯片可测性设计DFT（DesignforTest）MEMregBISTMODULEbist_e

4、nsuccessfailBIST模式正常工作模式regregregregScan_outScan_inscanmodeBISTDFT前端设计流程--DFTRTL代码设计规则检查采用nLint工具，针对电路进行设计规则检查，包括代码编写风格、DFT、命名规则和电路综合相关规则等。前端设计流程—代码规则检查前端设计流程前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为：RTL设计验证静态时序分析覆盖率FPGA测试ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。验

5、证工作量占整个芯片开发周期的50%到70%验证工程师的数量应该超过设计工程师验证的重要性前端设计流程--验证模块级验证（blocklevel）子系统级验证（subsystemlevel）系统级验证（systemlevel）验证的层次前端设计流程--验证模拟（simulation）仿真（emulation）形式验证（formalverification）前端设计流程--验证验证的途径前端设计流程--验证形式验证前端设计流程--验证前端设计流程--验证白盒法黑盒法灰盒法功能验证的方法：前端设计流程--验证芯片验证

6、流程（以LINUX-VCS环境下为例）:建立工程、设置验证环境用汇编或C编写测试case编译测试case编译RTL和TB跑仿真观察结果和并给出测试报告通过gcc等工具，将.s或.rs文件编译成.pat文件（存储二进制文件）生成RTL可执行文件，用于仿真VCS工具撰写仿真脚本、配置工具路径、设置快捷命令等生成波形文件利用Debussy工具观察波形、日志文件比较等方法验证完整性测试代码覆盖率功能覆盖率cmView工具前端设计流程--验证LINUX环境：VCS+debussy、WINDOWS环境：modelsim启

7、动VCS验证仿真报告debussy波形界面Modelsim前端设计流程--验证平台前端设计流程前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为：RTL设计验证静态时序分析覆盖率FPGA测试ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。结构说明和RTL编码RTL仿真逻辑综合、优化、扫描插入形式验证（RTL和门级）布局前STA时序正确布局、CT插入和全局布线转换时钟树到DC形式验证（扫描插入的网表与CT插入的网表）布局后STA详细布线时序正确布线后STA时序

8、正确结束是是是否否否前端设计流程—时序分析静态时序分析什么是静态时序分析？套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）。“静态”：分析流程不需要通过输入激励的方式进行仿真。特点：速度快，覆盖率100%确定芯片最高工作频率通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率检查时序约束