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时间:2020-08-02
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1、1.一全相联的cache有16块,每块8个字,主存容量为216个字,cache开始为空。cache存取时间为40ns;主存与cache间传送8个字需1us。(1)、计算cache地址中标记域和块内地址域的大小。(2)、一程序首先访问主存单元20,21,…,45,然后重复访问主存单元28、29、…、45四次。(假设没有命中cache时,将主存对应块一次全部读入填入cache槽中)计算cache的命中率。(3)、计算上述程序总的存取时间。(1) cache地址中标记域为13位,块内地址域为3位。(2) ∵程序访存次数为:(45-19)+(45
2、-27)*4=198,访问不命中的次数为:4(20,24,32,40)∴cache的命中率为:(198-4)/198=98%(3)、计算上述程序总的存取时间。总的存取时间为:40nS*198+4*1uS=11920nS4.将(7/32)10转换成IEEE754标准的32位浮点数的二进制存储格式(7/32)10=(0.00111)2=1.01×2-3指数e=-3于是x=(-1)s×(1.m)×2ee=E-127符号位S=0阶码E=-3+127=124=(01111100)2尾数M=110000000000000000000最后得到32位漂浮点数的
3、二进制存储格式为:0011111001100000000000000000004.5.设有浮点数x=2-2×(0.110101)2,y=2-1×(-0.101011)2,阶码4位,尾数(含符号位)8位且都用双符号位补码表示,求[x+y]浮。要求按对阶,尾数求和,规格化及判溢出,舍入操作等顺序写出求解过程。在求解过程中也采用用0舍1入法,最后要给出X+Y的真值。6.下图所示为双总线结构机器的数据通路,IR为指令寄存器,PC为程序计数器(具有自增功能),M为主存(受R/W信号控制),AR为主存地址寄存器,DR为数据缓冲寄存器。ALU由加减控制信号决
4、定完成何种操作。控制信号G控制的是一个门电路。另外,线上标注有控制信号,例如Yi表示Y寄存器的输入控制信号,R10表示寄存器R1的输出控制信号。未标注的线为直通线,不受控制。现有“ADDR2,R0”指令完成(R0)+(R2)→ R0的功能操作。请画出该指令的指令周期流程图,并列出相应的微程序控制信号序列。假设该指令的地址已放入PC中。ARiIRiYiXiR0i6.解:ADD指令是加法指令,参与运算的二数放在R0和R2中,相加结果放在R0中。指令周期流程图如图包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径
5、,框外列出微操作控制信号。7.用1K*8位的DRAM芯片和1K*4位的ROM芯片构成4K*8位的存储器,要求低1K地址是只读,其余可读写8.某机采用微程序控制方式,微指令字长24位,采用水平型编码控制的微指令格式,采用地址指定方式,共有微指令30条,构成4个互斥组,各包含5个,8个,14个和3个微命令,外部条件共3个,控制字段和测试字段都用编码表示法。问:CM容量,微指令各部分位数。572.直接控制编码(不译码法,直接表示法)例.某微指令微命令按位给出。不需译码,产生微命令的速度快;信息的表示效率低。C0RW111C0=0进位初值为01进位初值
6、为1R=0不读1读概念:1.相斥性微命令2.相溶性微命令把相斥性微命令组合在同一字段中,而把相溶性微命令组合在不同字段,每个字段独立编码,每种编码代表一个微命令,各字段编码单独定义,与其它字段无关。2.分段直接编译法(编码表示法)操作唯一;加法器A输入端的控制命令放AI字段,B输入端的控制命令放BI字段。加法器ABR、CD、ER、CD、F000不发命令010CA100EA001RA011DACDAIBI33010CA000不发命令010CB100FB001RB011DB011DBAI:BI:一条微指令能同时提供若干微命令,便于组织各种操作。编码
7、较简单;3.分段间接编译法(混合表示法)例.微命令由本字段编码和其他字段解释共同给出。C=CA1)设置解释位或解释字段解释位1A为某类命令0A为常数2)分类编译按功能类型将微指令分类,分别安排各类微指令格式和字段编码,并设置区分标志。8.水平型微指令格式:控制字段:30条,构成4个互斥组,各包含5个,8个,14个和3个微命令,各组长度为:3,4,4,2位,外部条件有3个,所以判别测试字段需要2位。下址字段:剩下9位,故CM=29=512*24位=12288bit格式为:控制字段判别测试字段下址字段3bit4bit4bit2bit2bit9bit
8、控制字段测试字段下址字段9.某计算机的CPU主频为500MHz,CPI为5(即执行每条指令平均需5个时钟周期)。假定某外设的数据传输率为0.5MB/s
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