Verilog 实现简易数字钟设计.doc

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1、modulely2(clock,sec1,sec2,min1,min2,hou1,hou2);inputclock;outputsec1,sec2,min1,min2,hou1,hou2;reg[5:0]sec,min,hou;regtun,mod;reg[3:0]sec1,sec2,min1,min2,hou1,hou2;wiremt,nt;initialbegintun=1;mod=1;min=0;hou=0;sec=0;sec1=0;sec2=0;min1=0;min2=0;hou1=0;hou2=0;en

2、dalways@(posedgeclock)\clock标准1HZ时钟信号beginif(sec==59)beginsec<=0;\秒为60进制计数器tun<=1;\每60秒产生一个进位信号tun。endelsebeginsec<=sec+1;tun<=0;\进位信号置0。endendassignmt=tun;\生成分的控制信号，always@(posedgemt)beginif(min==59)\分钟为60进制计数器beginmin<=0;mod<=1;\每60分产生一个小时的进位。endelse

3、beginmin<=min+1;mod<=0;\分钟向小时的进位信号置0。endendassignnt=mod;\生成时的控制信号，always@(posedgent)beginif(hou==23)\小时为24进制计数器hou<=0;elsehou<=hou+1;endalways@(sec)beginsec1<=sec%10;\sec1为秒个位sec2<=sec/10;\sec2为秒十位endalways@(min)beginmin1<=min%10;\min1为分个位min2<=min/10;

4、min2为分十位endalways@(hou)beginhou1<=hou%10;\hou1为时个位hou2<=hou/10;\hou2为时十位endendmodule