DSP第5章双供电DSP电源设计课件.ppt

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1、第5章双供电DSP电源设计当采用双电源器件芯片设计系统时，需要考虑系统上电或掉电过程中内核和I/O供电的相对电压和上电次序。减小内核和I/O供电的时间间隔可以减小这种大吸收电流对系统的影响。双供电模块(比如TPS563xx和PT69xx)可以消除两个电源之间的延时。此外，还可以采用肖特基二极管钳制内核和I/O的电源以满足系统的供电需求。DSP双电源供电系统原理5.1总线冲突TMS320F2812的内核和I/U采用双供电方式，在设计系统时必须保证如果其中的一种电压低于要求的操作电压，则另一个电压的供电时间不能超出要求的时间。此外，在系统上电过程中，DSP需要根据相关的引脚电平对其工作模式进

2、行配置，因此要求内核要先于外部I/O供电。在上电过程中，系统内核供电要和I/O缓冲供电尽可能同时，这样可以保障I/O缓冲接收到正确的内核输出，并防止系统的总线冲突。实际上在DSP系统设计时，防止DSP的I/O引脚同外设之间的总线冲突是系统设计的一个重要方面，需要控制内核和I/O的上电次序。由于总线的控制逻辑位于DSP内核模块，I/O供电先于内核供电会使DSP和外设同时配制成输出功能引脚。如果DSP与外设输出的电平相反将会产生总线冲突。双向端口总线冲突5.2内核和I/O供电次序控制策略5.2.13.3V单电源上电次序控制在某些DSP系统中仅需要单一的3.3V供电电源，DSP的内核和I/O可

3、以采用相同的3.3V供电电压。尽管采用相同的供电电压，为了避免总线冲突还是需要控制内核先于I/O供电。可以采用分离的P通道MOSFET或者专用的电源分配切换开关控制上电次序。1.采用P通道MOSFET管和具有稳定标识的DC/DC内核和I/O电源均为3.3V供电的DSP系统2.采用P通道MOSFET管和电源监测电路采用P通道MOSFET管和内核电源监测电路3.电源分配开关这种方法采用带有使能输入的电源分配开关和带有稳定标识的DC/DC模块实现电源的上电次序控制。电源分配开关内部具有短路和温度保护，并提供电平输入使能、过流输出等多种MOSFET器件没有的功能，TPS2034的内部功能框图采用

4、TPS2034实现电源次序控制的原理框图4.电源分配开关和单电源监测电路采用TPS2034和电源监测实现电源次序控制框图5.电源分配开关和双电源监测电路6.P通道MOSFET管和和双电源监测电路5.2.2输入电压大于3.3V的上电次序控制在实际系统设计过程中，一般采用大于3.3V电压的外部单电源供电，然后经过系统内部转换后为系统提供各种需要的电压。因此，在5.2.1节介绍的供电次序控制的基础上还需要增加相应的转换电路，将输入电压转换成3.3V后再给I/O供电。下面介绍采用低压差线性稳压器(LDO)为I/O提供3.3V电源。主要使用电源稳定(PG)，输出使能(ENABLE)和复位信号(RE

5、SET)控制上电次序。1.LDO集成电路稳压器2.LDO集成电路稳压器和单电源监测电路采用TPS767333和单电源监测电路实现上电次序控制3.LDO集成电路稳压器和双电源监测电路5.3TMS320F28xx电源设计TMS320F2812/F2811/F2810/C2812‘C2811`C2810处理器要求采用双电源（1.8V或1.9V和3.3V)为CPU、F1ash、ROM、ADC以及I/O等外设供电。为了保证上电过程中所有模块具有正确的复位状态，要求处理器上电掉电满足一定的次序要求。为满足系统上电过程中相关引脚处于确定的状态并简化设计,首先应保证所有模块的3.3V电压先供电,然后提供

6、1.8V或1.9V电压.要求在VDDIO电压达到2.5V之前,1.8V或1.9V的电压不能超过0.3V.只有这样才能够保证在上电过程中,所有I/O状态确定后内核才上电,处理器模块上电完成后都处于一个正确的复位状态.281x处理器上电/掉电次序时序掉电过程中,在VDD降低到1.5V之前,处理器的复位引脚必须插入最小8μs的低电平.这样有助于在VDDIO/VDD掉电之前,片上的Flash逻辑处于复位状态.因此,电源设计时一般采用LDO的复位输出作为处理器的复位控制信号.281x处理器供电原理图