主存储器课件.ppt

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1、第四章主存储器1一、层次存储器系统概述1.用途及对其要求用途：存储器系统是计算机中用于存储程序和数据的部件，很重要。对其要求是：尽可能快的读写速度，尽可能大的存储容量，尽可能低的成本费用。怎样才能同时实现这些要求呢？用多级存储器把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理。返回2程序运行的局部性原理2.程序运行时的局部性原理表现在：在一小段时间内，最近被访问过的程序和数据很可能再次被访问在空间上，这些被访问的程序和数据往往集中在一小片存储区在访问顺序上，　指令顺

2、序执行比转移执行的可能性大(大约5:1)合理地把程序和数据分配在不同存储介质中返回3解决方案选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而达到最优性能价格比，以满足使用要求。例如，用容量更小但速度最快的SRAM芯片组成CACHE，容量较大速度适中的DRAM芯片组成MAINMEMORY，用容量特大但速度极慢的磁盘设备构成VIRTUALMEMORY。返回41993年大型计算机的存储器系统3.存

3、取速度存储容量存储成本CPU10ns512B1800(美分/KB)缓存20~40ns128KB72主存60~100ns512MB5.6虚存10~20ms60~228GB0.23后援2~20ms512GB~2TB0.01若能使CPU大部分时间访问高速缓存CACHE，速度最快；仅在从缓存中读不到数据时才去读主存，速度略慢但容量更大；当从主存中还读不到时才去成批量读虚存，速度很慢容量极大；这就很好地同时解决了对速度、容量、成本三个方面的需求。返回51993年大型计算机的存储器系统设备工艺带宽传送单位分配管理CPUECL400~800

4、4~8B编译器分配缓存256Kb250~40032B硬件控制SRAM(MB/S)BLOCK主存4MB80~1330.5~1KBO.SDRAM(MB/S)PAGE虚存1GB3~5MB/S5~512KBO.S/用户DISCFILE后援5GB磁带0.18~0.23后援O.S/用户返回6静态和动态存储器芯片特性SRAMDRAM存储信息触发器电容破坏性读出非是需要刷新不要需要送行列地址同时送分两次送运行速度快慢集成度低高发热量大小存储成本高低返回74.层次之间应满足的原则(1)一致性原则：处在不同层次存储器中的同一个信息应保持相同的值。

5、(2)包含性原则：处在内层的信息一定被包含在其外层的存储器中，反之则不成立,即内层存储器中的全部信息，是其相邻外层存储器中一部分信息的复制品。返回8READYWRITEREAD二、主存储器计算机中存储正处在运行中的程序和数据(或一部分)的部件，通过地址、数据、控制三类总线与CPU、等其他部件连通；CPUMainMemoryABk位（给出地址）DBn位（传送数据）地址总线AB的位数决定了可寻址的最大内存空间，数据总线DB的位数与工作频率的乘积正比于最高数据入出量，控制总线CB指出总线周期的类型和本次入出操作完成的时刻。例如，k=

6、32位n=64位返回9104.1存储器和存储系统存储器：存放计算机程序和数据的设备存储系统：包括存储器以及管理存储器的软硬件和相应的设备11存储系统的层次结构CPUCACHE主存（内存）辅存（外存）根据各种存储器的存储容量、存取速度和价格比的不同，将它们按照一定的体系结构组织起来，使所放的程序和数据按照一定的层次分布在各种存储器中。121、主存和高速缓存之间的关系Cache引入:为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu和主存之间插入的由高速电子器件组成的容量不大,但速度很高的存储器作为缓冲区。Cache特

7、点存取速度快，容量小，存储控制和管理由硬件实现Cache工作原理——程序访问的局部性在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循环程序及子程序的多次执行）数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。132、主存与辅存之间的关系主存:(半导体)优:速度快缺:容量受限,单位成本高,断电丢失信息辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换1

8、44.2存储器的类型和特点按存储介质分半导体存储器、磁表面存储器、光存储器按读写性质分随机读写存储器（RAM）静态随机存储器（SRAM）；动态随机存储器（DRAM）由于它们存储的内容断电则消失故称为易失性存储器只读存储器（ROM）掩膜型ROM，EPROM，EEPROM由于其内