组成原理复习试题.ppt

组成原理复习试题.ppt

ID:56962844

大小:398.50 KB

页数:32页

时间:2020-07-22

组成原理复习试题.ppt_第1页
组成原理复习试题.ppt_第2页
组成原理复习试题.ppt_第3页
组成原理复习试题.ppt_第4页
组成原理复习试题.ppt_第5页
资源描述:

《组成原理复习试题.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、3.14设总线的时钟频率为8MHz,一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据,试问总线带宽是多少?解:一秒有8M个时钟周期,即总线周期。总线带宽:8M*16b=128Mbps=16MBps3.15在一个32位的总线系统中,总线的时钟频率为66MHz,假设总线最短传输周期为4个时钟周期,试计算总线的最大数据传输率。若想提高数据传输率,可以采取什么措施?解:一秒有66M个时钟周期,又已知最短总线传输周期为4个时钟周期,则一秒最多有66M/4个总线周期。总线宽度为32位,4个字节。最大数据传输率:(66M/4)*4B=66MBps=528Mbps若想提高数据传输率,可以:

2、增加总线宽度、提高时钟频率3.16异步串行传送系统中,字符格式为:1个起始位、8个数据位、1个校验位、2个终值位。若要求每秒传送120个字符,试求传送的波特率。解:传送一个字符需要1+8+1+2=12位。又已知一秒传送120个字符,波特率:120*12=1440bps4.15设CPU共有16根地址线,8根数据线,并用MREQ(低电平有效)作为访存控制信号,R/W作读/写命令信号(高电平为读,低电平为写)。现有存储芯片:ROM(2K*8位,4K*4位,8K*8位),RAM(1K*4位,2K*8位,4K*8位)及74138译码器和其他门电路(门电路自定义)。试从上述规格中选用合适的芯片,画出CP

3、U和存储芯片的连接图。要求如下:(1)最小4K地址为系统程序区,4096~16383地址范围为用户程序区。(2)指出选用的存储芯片类型及数量。(3)详细画出片选逻辑。解:(1)地址空间分配图:用户程序区RAM12K*8系统程序区ROM4K*8选片:ROM:选择4K×4位芯片2片,位并联RAM:选择4K×8位芯片3片,字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:3000H-3FFFH)另一种方法:ROM选择2片2K*8的芯片4.16CPU假设同上题,现有8片8K*8位的RAM芯片与CPU相连。用74138译码器画出CPU与存

4、储芯片的连接图。写出每片RAM的地址范围。如果运行时发现不论往哪片RAM写入数据,以A000H为起始地址的芯片都有与其相同的数据,分析故障原因。根据(1)的连接图,若出现地址线A13与CPU断线,并搭接到高电平上,将会出现什么后果?(2)地址空间分配图:RAM0:0000H-1FFFHRAM1:2000H-3FFFHRAM2:4000H-5FFFHRAM3:6000H-7FFFHRAM4:8000H-9FFFHRAM5:A000H-BFFFHRAM6:C000H-DFFFHRAM7:E000H-FFFFH(3)如果运行时发现不论往哪片RAM写入数据后,以A000H为起始地址的存储芯片(RAM

5、5)都有与其相同的数据,则根本的故障原因为:该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的,可能的情况有:1)该片的CS端与WE端错连或短路;2)该片的CS端与CPU的MREQ端错连或短路;3)该片的CS端与地线错连或短路。4)74138的Y5端始终输出低电平。(4)如果地址线A13与CPU断线,并搭接到高电平上,将会出现A13恒为“1”的情况。此时存储器只能寻址A13=1的地址空间(奇数片),A13=0的另一半地址空间(偶数片)将永远访问不到。若对A13=0的地址空间(偶数片)进行访问,只能错误地访问到A13=1的对应空间(奇数片)中去。RAM0,RAM2,RAM

6、4,RAM6四片芯片始终无法输出。4.28设主存容量256K字,Cache容量2K字,块长为4.(1)设计Cache地址格式,Cache中可装入多少数据块。(2)在直接映射方式下,设计主存地址格式。(3)在四路组相联映射方式下,设计主存地址格式。(4)在全相联映射方式下,设计主存地址格式。(5)若存储字长为32位,存储器按照字节寻址,写出上述三种映射方式下主存的地址格式。解:(1)Cache2K字,每块4字,可装入211/22=29=512块,则Cache的地址格式块号字块内地址92(2)直接映射主存256K字,共18位地址。主存的地址格式主存字块标记Cache字块地址字块内地址792(3)

7、四路组相联映射。每组4块,Cache共29/4=27组,主存地址格式(4)全相联映射主存的地址格式主存字块标记字块内地址162主存字块标记组地址字块内地址9724.29假设CPU执行某段程序时,共访问Cache命中4800次,访问主存200次,已知Cache的存取周期是30ns,主存的存取周期是150ns,求Cache的命中率以及Cache-主存系统的平均访问时间和效率,试问该系统的性能提高了多少?解:命中率

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。