基于CPLD的正交解码器.doc

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1、基于CPLD的正交解码器/计数器接口芯片电机控制设计蔡明发陈庞明新科技大学新中兴路Hsinfeng,新竹,台湾,R.O.C.摘要--在本文中我们提出了一个采用AlteraFLEXlOKACPLD的正交解码器/计数器接口芯片(ASIC)的设计，在数字运动控制系统中执行解码、计算和总线接口函数。该ASIC包含一对数字过滤器、正交译码器,一个向上/向下计数器,一个门闩和抑制电路,一个8位数字处理系统总线接口。数字滤波器的设计是基于有限状态机模型与数据路径(FSMD)。用于检测电机转动方向的新方案也被提出。该ASIC可以应用到数字电机控制系统获取的旋

2、转速度或马达，其配备了一个光学编码器的位置。数据采集可以由两个连续读取周期扩展到16比特整数格式。仿真和实验测试显示验证ASIC功能正常。关键词：电机控制，解码器/计数器接口芯片，CPLD一、引言在宽调速范围的高性能数字电机控制系统，某些接口集成电路(IC)，通过它仍需要得到电机反馈的位置或速度的信号，虽然无传感器控制得到了越来越多的关注。有许多类型的电机的传感器，例如转速计，电位计，旋转变压器和光学编码器，用于获取电机的旋转角度或转速。其中，光学式编码器是最常用的，因为它的输出信号是数字式的高抗干扰性和高的分辨率。有三种类型的光学编码器的运

3、动控制常用。他们是顺时针/逆时针(CW/CCW)，脉冲，方向（脉冲/方向），以及正交A/B相。其中，最后一个是最流行的，因为它可以产生4分辨速率。在过去的二十年中，大多数的数字电机控制是通过使用微处理器[2]完成的，如图1所示。一些接口集成电路,如惠普HCTL2000HCTL2016,正交解码和计算光学编码器的输出信号也可以在商业市场。然而，整个控制系统的建设是复杂的，成本并不便宜。近来，在超大规模集成电路技术的进步使得有可能对数字控制器，接口IC，或其他应用程序特定的集成电路(ASIC)的设计采用复杂可编程逻辑器件(CPLD)或现场可编程门

4、阵列(FPGA)中相同的芯片。虽然正交解码器/计数器接口芯片在文学的设计并不缺乏，但这项工作是在晶体管级进行。在本文中，我们提出了接口IC在门的设计和寄存器级别，采用Altera公司的FLEX10KACLPD设备。通过该计划，本电路的实现比以前更轻松。接口IC可以执行过滤，正交解码，位置计数，总线接口功能。仿真和实验测试，验证了本接口芯片的正常工作。该电路可以被集成为应用程序特定的数字控制IC用于运动控制的电路的一部分。图1、基于微处理器的电机控制系统二、所需的功能图2显示了系统功能框图的接口集成电路,具有两相界面的光学编码器和一个8位接口标

5、准微处理器或特定于应用程序的数字系统。接口IC所要求的功能的描述如下。由于许多电机通常工作在嘈杂的环境中，由于电磁耦合或振动，这可能会引入编码器的输出不必要的噪音。A.一对数字滤波器，一个用于通道A，而另一个用于信道B，都需要过滤掉的输入信号中的噪声。正交解码器电路也需要解码传入滤波的信号来确定电机的转动方向和由四个因素乘以输入信号的分辨率。一种位置计数器，然后根据需要来向上或向下计数，根据从解码器输出中的一个的旋转方向指示所得到的译码的脉冲。图2、接口IC的系统功能块图3、数字滤波器的电路架构脉冲数被统计后,系统可以通过两种方式利用计数器。

6、首先，使用16位的锁存器抑制逻辑芯片上允许访问与8位总线16位计数。其次，当一定要8位计数时，一个简单的8位模式可通过禁用抑制逻辑。芯片上的禁止逻辑抑制从计数器的时间间隔内数据的传送到数据锁存器的位置，该锁存输出被读取。抑制逻辑允许微处理器或数字系统首先读取从锁存器高字节，然后读低位字节构成锁存。同时，计数器可以继续跟踪从信道A和信道B的输入信号的正交解码器状态。在下文中，只对数字滤波器，正交解码器和抑制逻辑设计进行叙述。位置计数器和锁存电路，这是很常见的，这里不再叙述。三、本接口IC的设计A、数字滤波器数字滤波器是基于数据路径的有限状态机模

7、型(FSMD)的设计。图3示出了数字滤波器，它由一个2:1多路复用器和一个D触发器构成，由一个识别器来检查控制单元的电路结构，如果从光学编码器的输入具有短持续时间的脉冲，然后控制所述输入数据流通过数据路径。如果输入电平有至少三个连续的时钟周期相同的值（1或0），则输入不被认为是一个噪声。在这种情况下，识别器的输出为高电平，然后允许输入数据流通过数据通路。数据值成为过滤器新的输出，否则将被认为是过滤器的噪声输入和数据通路的输出保持不变。我们假定控制单元的设计遵循有限状态机(FSM)模型，包括一个下一状态逻辑，状态寄存器，以及输出逻辑。该模型的结

8、构开始于一个状态图和/或下一状态和输出的表的生成。图4(a)所示，其中包含七个优化的状态，每个状态都有不同的下一个状态或输出每个输入识别器的状态图。用适当的状态编码