eda整点报时时钟设计.doc

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1、EDA技术应用课程设计报告题目名称：多功能数字钟专业班级：姓名：学号：小组成员：指导教师：设计时间：15-12-01～15-12-25一、设计目的271.使得更加了解EDA的应用2.熟悉VHDL的编程。3.对于编程语句的编辑与纠错有较大的提升4.提升对于设计方面的能力一、设计要求1.数字钟具有“时”、“分”、“秒”显示功能，其中时功能为24小时制。2.数字钟具有校时和校分功能。3.数字钟具有整点报时功能。二、设计方案27通过分别作出秒模块、分钟模块、小时模块、整点报时模块，导入动态扫描模块，再由其输出到数码管输出。一、模块设

2、计1.秒程序模块①有3输入3输出②reset为异步清零当没有信号时清零秒模块的计数③setmin为校分当有信号时想分模块进一位④daout_a与daout_b为输出的信号分别为秒的高位与低位⑤enmin负责向下一个模块进位⑥clk为时钟信号2.分钟程序模块②3输入3输出②reset为异步清零当没有信号时清零分模块的计数③sethour为校分当有信号时向时模块进一位④daout_ma分daout_mb27为输出的信号分别为分的高位与低位①enhour负责向下一个模块进位②clk为时钟信号1.小时程序模块有2输入2输出②rese

3、t为异步清零当没有信号时清零时模块的计数③clk为时钟信号②daout_hadaout_hb为输出的信号分别为时的高位与低位2.动态扫描模块①有八个输入端，两个输出端27①reset为异步清零当没有信号时清零时模块的计数②daout为高位1.七段译码管模块①有1输入8输出②S为用来接收秒分时模块输出的信号③A~H为转化后的信号用来接数码管2.整点报时模块①有5输入2输出②Clkspk为时钟信号③Miao_hMiao_lfen_hfen_h为从秒模块时模块接收的信号④Speak接蜂鸣器，27①Lamp接LED作为报时时的闪烁灯

4、一、模块程序1.秒模块设计（60计时制）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityshijianisport(reset,clk,setmin:instd_logic;daout_a:outstd_logic_vector(7downto4);————输出高位daout_adaout_b:outstd_logic_vector(3downto0);————输出低位daou_benmin:outstd_logic);—

5、———enmin是向分位进位信号endshijian;architecturebehavofshijianissignalcount:std_logic_vector(3downto0);signalcounter:std_logic_vector(3downto0);signalcarry_out1:std_logic;————59秒时的进位信号signalcarry_out2:std_logic;beginp1:process(reset,clk)27beginifreset='0'then——59秒时的进位信号coun

6、t<="0000";counter<="0000";——若reset为0时，则高、低位异步清零elsif(clk'eventandclk='1')then——否则clk为上升沿时if(counter<5)thenif(count=9)thencount<="0000"counter<=counter+1;elsecount<=count+1;endif;carry_out1<='0';——若高位counter<5,低位count=9，则低位清零，高位进一，否则低位进一，59秒时的进位信号carry_out1为0。elseif

7、(count=9)thencount<="0000";counter<="0000";carry_out1<='1';27——若高位counter为5时，低位count=9，则高、低位清零，59秒时的进位信号carry_out1进位为1。elsecount<=count+1;carry_out1<='0';——低位count加1，59秒时的进位信号carry_out1为0endif;endif;endif;endprocess;daout_a(7downto4)<=counter;——高位赋予daout_adaout_b(3

8、downto0)<=count;——低位赋予daout_benmin<=carry_out1orsetmin;——程序59秒的进位信号或手动给enmin进位endbehav;1.分钟模块设计（60制计时）libraryieee;useieee.std_logic_1164.all;usei