高速PCB上的电源走线.doc

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1、摘要：本文分析讨论了高速PCB板上由于高频信号的干扰和走线宽度的减小而产生的电源噪声和    压降，并提出了高速PCB的电源模型，采用电源总线网络布线，选取合适的滤波电容，模拟数字地    分开等几个简单有效的方法来解决高速PCB板的噪声和压降问题。0引言    随着集成电路工艺和集成度的不断提高，集成电路的工作电压越来越低，速度越来越快。进入新世纪后，CPU和网络都迈入了GHZ的时代，这对于PCB板的设计提出了更高的要求。本文正是基于这种背景下，对高速PCB设计中最重要的环节之一——电源的合理布局布线进行分析和探讨。1电源模型分析    通常，在进行理论上的分析和

2、计算时，都是把电源进行理想化，即电源无内阻，也无寄生阻抗。如果用一个3.3V的电压源对PCB上的元件供电，那么无论距离电源的远近，各个元件都应工作在3.3V，且没有噪声。然而在实际的设计工作中，由于PCB上的Ic和输入输出的信号都工作在高频下，电场和磁场的相互转化，必不可免的给电源引入了噪声，如图1、图2所示。同时由于PCB板上的走线非常的细，又产生了由于线路阻抗引起的压降，使远离电压源的器件工作电压小于电源电压。因而高速PCB的电源布线存在两个关键的问题：电源噪声和压降。                                 图1  理想电源信号模型  

3、                                         图2  实际电源信号模型2电源线的合理布局    设计高速PCB板的关键之一就是要尽可能的减小由于线路阻抗引起的压降和高频电磁场转换而引入的各种噪声。通常用两种方法来解决上述问题。一是电源总线技术(POWERBUS)，另一种方法就是采用一个单独的电源层进行供电。后者在很大程度上缓解了压降和噪声的问题，但考虑到多层PCB的工艺复杂，昂贵的费用和较长的制作周期，一般设计者们更喜欢采用前者，因而有必要对电源总线的合理布线进行分析讨论。    如图3所示，采用了电源总线技术，各个元器件悬挂在电

4、源总线上，所以又称之为悬挂式总线，电源    总线的宽度通常比普通的信号线要宽，采用总线技术后，虽然可以减小压降和和噪声的问题，但它们仍然存在的。             图3  电源总线                                               图4  改进型电源总线    首先来看压降问题，假设电源电压为3.3V，0A，AB，BC，CD，BE，AF各段导线的电阻为0.05Ω，PCB板上的每个元器件的扇出或吸入电流为200ma，并作两个理想假定：    1．不考虑由于A，B，C处电源线地突然拐角而产生的电压电流突变；    2．不

5、考虑边界元件(1，4，9，12)由于电磁场地相互转换而引起的边界效应。    则导线OA中的电流为2.6A，导线．AB中的电流为1.6A，导线BC和CD中的电流为0.8A，最后元件9上的电压为：    3.3-2.6×0.05-1.6×0.05-0.8×0.05=3.01V    由于线路的阻抗产生了0.29V的压降，偏差几乎达到10％，这对于一个3.3V的电压来说已经是相当大了，而且随着IC朝低电压方向的发展，已经有很多工作在2.5V乃至更低的Ic，因此这样大的压降将是非常致命的。同时，在这种电源总线下，噪声也是一个很大的问题，如图3，每个器件产生的噪声都将通过电

6、源耦合到元件13中，这也就是说器件13叠加了13个元件的噪声，这将很容易引起器件13不能正常工作。由于这两个问题依然存在，因此对电源总线技术进行了改进，如图4所示，它被称为电源总线网络法，即让电源总线相互交叉，而把对噪声和压降敏感的元件放在电源线网络的交叉点上，使得每一个元件同时属于几个不同的回路，如图4中的元件6，7就分别属于四个不同的小回路。由于电流可以从网络中的任何一条总线上进来或出去，而且每一个网孔构成了一个回路，这就不仅可以使网络中每条总线上的电流趋于均衡，不会出现悬挂式总线上的各段总线电流大小不一致的问题，因此就可以减小由于线路阻抗引起的压降问题。元件的

7、电流由各网孔417/分担，每个网孔的电流为400mA。对于元件5，元件9和元件1的电压都比它高，因而电流从元件1和9流向5，从5流出到6。在最坏情况下即元件9和1的电流全部从一端流出进入元件5，则元件5上的电压为3.3-0.4×0.05=3.28V(仍假定各段导线电阻为0.05Ω)，要比悬挂式总线高了许多。悬挂式电源总线和改进型电源总线中元件1，5，9元件的电压数据分别如表1和表2所示：节点元件电压(V)13.1353.0593.01表1  分布式电源总线电压节点元件电压(V)13.353.2893.3表2改进型电源总线电压    从表中可以看到由于采用了改进的