CMOS模拟集成电路设计_ch9运算放大器.ppt

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1、CMOS模拟集成电路设计运算放大器7/28/20211提纲1、概述2、一级运放3、两级运放4、增益的提高5、共模反馈6、输入范围限制7、转换速率8、电源抑制9、运放的噪声7/28/20212提纲1、概述“运算放大器（运放）”高增益的差动放大器理想运放的基本特点开环差模电压增益∞共模抑制比∞开环输入电阻∞开环输出电阻0开环带宽∞没有温飘→“虚短”→输入电流为0“OPAMP”7/28/20213概述1.1性能参数增益小信号带宽3dB带宽；单位增益带宽；增益带宽积（GB）大信号带宽输出摆幅线性噪声与失调电源抑制转换速率（slewrate）VO+0.1

2、%VOtoutputVOtdtsVO-0.1%VODVDttinput稳定时间（settlingtime）ts7/28/20214概述基本电路结构增益Vout2VoutM1M2M3M4M5M6M7V+IOVoutVinAmplifyingstage2、一级运放Outputstage7/28/20215一级运放But输出摆幅↓，极点↑套筒式共源共栅运放（telescopiccascodeopamp）7/28/20216一级运放输入输出很难短接为保证M2和M4饱和套筒式共源共栅运放（telescopiccascodeopamp）7/28/20217

3、一级运放设计实例设计全差动套筒式运放，该运放的性能指标为：VDD=3V，差动输出摆幅=3V，功耗=10mW，电压增益=2000。假定μnCox=60μA/V2，μpCox=30μA/V2，λn＝0.1V-1，λp＝0.2V-1（有效沟道长度为0.5μm时），γ=0，VTHN＝

4、VTHP

5、=0.7V。解：1、从功率预算出发，确定工作电流2、根据输出摆幅，分配过驱动电压（OD）3、根据I和OD，由公式得到各管尺寸，（最小栅长）7/28/20218一级运放Key：I，W/L设计实例（续）4、计算增益得到Av=1416如何↑Av，考虑↑W；↓ID；↓λ

6、(↑L)→↑Av例如↓λ，选择(W/L)5-8=1111μm/1μm则λp≈0.1V-1，得到Av≈40005、满足最大输出摆幅，计算输入共模电平和偏置电压Vb1,2注意和参数之间的关联与影响！7/28/20219一级运放“折叠”结构→↑输出摆幅折叠共源共栅运放（foldedcascodeopamp）7/28/202110一级运放增益：比较于套筒式结构的增益：增益小2～3倍极点更加靠近原点由于增加了M5上的CGD5和CDB5折叠共源共栅运放（续）7/28/202111一级运放采用NMOS作为输入器件折叠点（X）对应的极点更低：由1/(gm3+g

7、mb3)与X点总电容的乘积决定。折叠共源共栅运放（续）7/28/202112一级运放总之，对比于套筒式结构，折叠式共源共栅运放电压输出摆幅大；输入输出可以短接；输入共模范围大，输入共模电平可以接近VDD（NMOS输入管）或GND（PMOS作输入管）较大的功耗；较低的电压增益；较低的极点频率；较高的噪声；折叠共源共栅运放（续）设计时，在套筒式结构中，以下三个电压是必须确定的输入共模电平，PMOS,NMOS共源共栅管的栅极偏置电压。而在折叠式结构中，只有后两个电压的确定是严格的。7/28/202113一级运放3、两级运放基本电路结构增益高增益需要频

8、率补偿7/28/2021144、增益的提高Gm，Rout↑Rout共源共栅结构→↓输出摆幅反馈技术提高信号通路上的输出电阻调节型共源共栅7/28/202115增益的提高高增益差动共源共栅级结构7/28/202116增益的提高高增益差动共源共栅级结构（续）提高负载通路上的输出电阻7/28/202117增益的提高5、共模反馈电路的失配使电路产生“共模误差”右图的pmos电流源做负载的电路的共模电平不容易确定失配使电流出现误差，进而影响晶体管的工作状态（脱离饱和区）CM不能通过差动反馈达到稳定。CMFB：检测输出共模电平同一个参考电压比较将误差送回放

9、大器偏置网络7/28/202118共模反馈检测输出共模电平R1和R2必须比输出电阻大很多，否则影响增益电阻检测源级跟随器I1和I2以及R1和R2必须足够大，以避免当输出出现大摆幅时，M7,8“挨饿”（缺电流）检测的共模电平比输出CM低VGS7,8输出摆幅降低，比没采用源跟随器结构大约减小一个VTH7/28/202119共模反馈检测输出共模电平（续）深线性区的MOS管的共模检测总电阻必须保证M7和M8处于深线性区M7的栅源电压必须远大于VTH，否则M7脱离深线性区（VP>0）；要超过两个过驱动电压，即限制了输出电压摆幅7/28/202120共模反

10、馈控制共模电平Vout,CM↑→VE↑→IM3,4↑→Vout,CM↓如果环路增益大，则反馈网络迫使Vout,CM趋近VREF当采用电阻检测方式时，7