基于SPCE061A和FPGA的音频信号分析仪的设计说明.doc

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1、基于SPCE061A和FPGA的音频信号分析仪的设计朱继珍建军吴健(理工大学理学院，650500)摘要:传统的完全由单片机控制的音频信号分析仪由于实时性差、稳定性不好等缺点而无法得到广泛应用。这里设计一种基于FFT方法的音频信号分析仪设计方案，通过快速傅里叶变换(FFT)把被测的音频信号由时域信号转换为频域信号，将其分解成分立的频率分量，我们利用FPGA（EP2C8Q208C8N）去实现FFT算法，由凌阳单片机SPCE061A控制分析结果的显示等人机交互接口功能。关键词：音频信号;FFT;FPGA;SPI中图分类号：TP302.1文献标识码：ADe

2、signofAudioFrequencyAnalyzerBasedonSPCE061AandFPGAAbstract:BecauseofTheTraditionalAudioFrequencyAnalyzerBasedonMCUisdeficientintimelinessandstability，itisverydifficulttogetpracticalapplication.ThispaperdesignedaAudioFrequencyAnalyzerBasedonFFTtechnique，ThroughfastFourniertrans

3、formation(FFT)，asignalisconvertedfromtimerangesignaltofrequencyrangesignal，thenwedecomposedittotheseparationfrequencycomponent,WeachievetheFFTalgorithmbyFPGA（EP2C8Q208C8N）,andwecontroltheindicationofAnalyseresultbySPCE061A.Keywords:Audiosignal;FFT;FPGA;SerialPeripheralInterfac

4、e1引言音频信号分析仪利用频谱分析原理来分析被测音频信号的频率、频谱及波形。常用的频谱分析方法有：扫频法、数字滤波法、FFT法。随着电子技术的发展，我们需要分析的频率越来越高，这就对分析仪的处理速度有一定的要求，可编程逻辑器件加上MCU方案不失为一种优先方案，本系统设计可应用于音频制作、信号分析等领域，具有一定的科学价值和实用价值。2系统设计方案分析输入语音信号经放大处理后直接送入FPGA开发板上自带的AD模数转换芯片进行处理，再经由FIR滤波器进行滤波，然后进行FFT运算，单片机完成分析结果的显示控制，SPCE061A单片机与FPGA之间采用是一

5、种高速的，全双工，同步的SPI通信总线进行数据通信。把采集和运算都交给FPGA处理，从而充分利用了FPGA部的逻辑资源并引入FIFO模块很好的解决了单片机与FPGA之间的运算速度匹配问题和存储空间问题，FFT模块进行2048个点运算需要的时间不超过6200个时钟周期。3设计系统理论分析与软硬件设计3.1、采集信号调理放大音频信号在进行A/D转换之前要进行合理的放大和量化处理，本模块采用两片OP07构成一级跟随器和一级同相放大电路，主要用于实现系统阻抗变换和弱信号放大。由于AD转换芯片的模拟输入端口为容性负载，对输入信号会造成严重的波形失真，采用两级

6、运放可以消除误差，同时达到阻抗匹配的目的。信号输入电压为100mV~5V，为达到A/D转换器最佳的转换电压需要对待测量信号进行放大和阻抗变换。3.2、A/D转换FPGA核心板上采用的AD芯片是TLC549是TI公司生产的一种性价比非常高的8位A/D转换器，根据奈奎斯特采理论（Nyquisttheory），采样频率的高低是由模拟信号本身的最高频率决定的。采样频率不应低于模拟信号最高频率的两倍，本系统使用的A/D转换器最高工作频率可达到85KHz，被测信号的最高频率为10KHz，根据理论计算A/D采样率达到20KHz即可，但在实际应用中一般都为4~8倍

7、，考虑到系统的频率精确度，实际取采样率确定为40KHz。3.3、FIR数字滤波器语音数据经过A/D转换之后进入芯片，首先对其进行滤波。为了使信号的频谱趋向平坦，需要对其进行预加重滤波，这里采用一阶FIR滤波器：语音信号虽然是一种非平稳信号,但在短时(10ms~30ms)可以看作是平稳的，这样就可以对其进行分帧处理。在实时系统中无法确定语音的长度和大小，只能对其进行动态分帧。考虑到帧的连续性,采用交叠分帧，帧移取0.5，硬件中可以用两个FIFO实现，其中FIFO1的读时钟频率是写时钟的两倍，且FIFO2的读写时钟频率与FIFO1读时钟频率相同。本系统

8、设计的FIR截止频率为：5Hz~10KHz。本设计采用VHDL硬件描述语言设计的8位FIR设计模块如下图1.1所示：图1.