VHDL多功能数字钟.doc

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1、基于VHDL语言数字钟设计学院：信息工程学院专业：姓名：学号：2010年6月15日一、设计要求1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒。二、设计目的1.掌握各类计数器以及计数器的级联方式；2.掌握数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.理解数字逻辑硬件和软件的设计思想；三、设计环境：QuartusIICPLD-5型试验箱四、系统功能描述1、系统输入：系统状态及较时、定时转换的控制信号为enset、k、set；时钟信号clk采用5

2、0MHz；校时复位信号为reset，输入信号均由按键信号产生。2、系统输出：LED显示输出；蜂鸣器声音信号输出。3、多功能数字电子钟系统功能的具体描述如下：（一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。（二）校时：在计时显示状态下，按下“enset”键，接着按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按上“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按上“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状

3、态；再次按下“k”键则进入闹钟“分”待校准状态；若再按上“k”键恢复到正常计时显示状态。若校时过程中按下“reset”键，则系统恢复到正常计数状态。（1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并以2Hz的频率递增计数。（2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并以2Hz的频率递增计数。（3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。（4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示

4、“小时”的数码管以2Hz闪烁，并以2Hz的频率递增计数。（5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并以2Hz的频率递增计数。（三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。（四）显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。（五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。五、各个模块分析说明

5、1、分频器模块（1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。（2）源程序：LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYfdivISPORT(CLK:INSTD_LOGIC;--输入时钟信号q1KHz:BUFFERSTD_LOGIC;q500Hz:BUFFERSTD_LOGIC;q2Hz:BUFFERS

6、TD_LOGIC;q1Hz:OUTSTD_LOGIC);ENDfdiv;ARCHITECTUREbhvOFfdivISBEGINP1KHZ:PROCESS(CLK)VARIABLEcout:INTEGER:=0;BEGINIFCLK'EVENTANDCLK='1'THENcout:=cout+1;--每来个时钟上升沿时cout开始计数IFcout<=25000THENq1KHz<='0';--当cout<=25000时，q1KHz输出“0”ELSIFcout<50000THENq1KHz<='1';--当2

7、5000

8、DIF;ENDIF;ENDPROCESS;P2HZ:PROCESS(q500Hz)VARIABLEcout:INTEGER:=0;BEGINIFq500Hz'EVENTANDq500Hz='1'THENcout:=cout+1;IFcout<=125THENq2Hz<='0';ELSIFcout<250THENq2Hz<='1';ELSEcout:=0;ENDIF;ENDIF;ENDPROCESS;P1HZ:PR