数字系统设计回顾digital system design summary.ppt

数字系统设计回顾digital system design summary.ppt

ID:55343931

大小:6.40 MB

页数:50页

时间:2020-05-14

数字系统设计回顾digital system design summary.ppt_第1页
数字系统设计回顾digital system design summary.ppt_第2页
数字系统设计回顾digital system design summary.ppt_第3页
数字系统设计回顾digital system design summary.ppt_第4页
数字系统设计回顾digital system design summary.ppt_第5页
资源描述:

《数字系统设计回顾digital system design summary.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、1数字系统设计回顾DigitalSystemDesignSummaryJune20,2017刘鹏22017ZDMC基本公式根据与、或、非的定义,得布尔恒等式序号公式序号公式101′=0;0′=110A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A32017ZDMC最小项m:m是乘积项包含n个因子

2、n个变量均以原变量和反变量的形式在m中出现一次编号对于n变量函数有2n个最小项逻辑函数的两种标准形式最小项之和最大项之积42017ZDMC最大项的编号:最大项取值对应编号ABC十进制数1117M71106M61015M51004M40113M30102M20011M10000M052017ZDMC62017ZDMC卡诺图化简法逻辑函数的卡诺图表示法实质:将逻辑函数的最小项之和的以图形的方式表示出来以2n个小方块分别代表n变量的所有最小项,并将它们排列成矩阵,而且使几何位置相邻的两个最小项在逻辑上也是相邻的(只有一个变量不同),就得到表示n变量全部最小项

3、的卡诺图。72017ZDMC用译码器设计组合逻辑电路1.基本原理3位二进制译码器给出3变量的全部最小项;。。。n位二进制译码器给出n变量的全部最小项;任意函数将n位二进制译码输出的最小项组合起来,可获得任何形式的输入变量不大于n的组合函数82017ZDMC采用数据选择器设计组合电路基本原理Y=D0A1’A0’+D1A1’A0+D2A1A0’+D3A1A0具有n-1位地址输入的数据选择器,可实现n个变量布尔函数。数据选择器就是一个带或(OR)门的译码器92017ZDMC加法器:半加器HalfAdder,HA半加器,不考虑来自低位的进位,将两个1位的二进制

4、数相加.我们指定符号S(forsum)andCO(forcarry)totheoutputs。输入为A和B。输入输出ABSCO0000011010101101真值表thetruthtable一个异或门和一个与门102017ZDMC两个半加器和1个或门实现全加器HA1HA2COSABCISSCOCOFA112017ZDMC两个半加器和1个”或”门实现全加器HAHACOCOSAiBiCIiPiGiPiXORCIiCIi+1=Gi+PiCIiPi进位传播Gi进位产生122017ZDMC将两个1位二进制数A,B及来自低位的进位CI相加输入输出ABCISCO00

5、0000011001010011011001010101110011111174LS18374HC183全加器FullAdder,FA132017ZDMC数值比较器MAGNITUDECOMPARATOR用来比较两个二进制数的数值大小一、1位数值比较器A,B比较有三种可能结果142017ZDMC组合逻辑电路中的竞争-冒险现象竞争-冒险现象及成因一、什么是“竞争”两个输入“同时向相反的逻辑电平变化”,称存在“竞争”二、因“竞争”而可能在输出产生尖峰脉冲的现象,称为“竞争-冒险”。152017ZDMCVerilogOperators162017ZDMCRSQ

6、Q'Q(t+)RSQ(t)SRQ(t)Q(t+) 0000 0011 0100 0110 1001 1011 110X 111XholdresetsetnotallowedcharacteristicequationQ(t+)=S+R’Q(t)R-S锁存器分析断开反馈路径0010X1X1Q(t)RS172017ZDMC10gatesD触发器MakeSandRcomplementsofeachotherEliminates1scatchingproblemCan'tjustholdpreviousvalue(musthavenewvalueread

7、yeveryclockperiod)ValueofDjustbeforeclockgoeslowiswhatisstoredinflip-flopCanmakeR-Sflip-flopbyaddinglogictomakeD=S+R'QDQQ'masterstageslavestagePP'CLKRSQQ'RSQQ'触发器Flip-Flop分类逻辑功能分类RS锁存器JK触发器T触发器D触发器逻辑功能指按触发器的次态和现态及输入信号之间的逻辑关系.特性表特性方程状态转换图182017ZDMCRS锁存器特性方程Qn+1=S+R’QnRSLatch的状态转换

8、图特性表/真值表192017ZDMC01S=1,R=0S=0,R=1S=X,R=0S=0,R=

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。