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1、设计者燕山大学辛梦颖1.GPMC接口设计文档1.1.1.功能描述该模块的主要功能：1)FPGA作为从设备,实现DM3730通过GPMC总线对FPGA的单次读字功能。2)FPGA作为从设备,实现DM3730通过GPMC总线对FPGA的单次写字功能。1.1.2.设计描述根据项目设计需求,只需要以下一个模块，该模块具体结构内容如图1:GPMC模块图1GPMC模块为了配合读写操作，FPGA的连接的有效片选管脚为GPMC_NCS(7)，在该模块内部设有两个读寄存器，两个写寄存器，各个寄存器地址如表1读写寄存器地址：表1读写寄存器地址各个信号的产生过程如下：1.由于采用监控Wait信号工作方式，
2、此时WAIT信号被从设备用来调节RDACCESSTIME和WRACCESSTIME。WAIT的有效电平可通过内部编程确定。WAIT电平有效时表示总线数据无效，WAIT信号无效时表示总线数据有效。RDACCESSTIME和WRACCESSTIME的真是值为RDACCESSTIME（WRACCESSTIME）和有效WAIT信号的逻辑与。由于GPMC至少需要两个GPMC内部时钟来同步WAIT信号，因此RDACCESSTIME和WRACCESSTIME的值应设置为WAIT无效时刻加上至少两个周期的GPMC内部时钟周期。2.地址信号处理。当片选信号GPMC_NCS(7)=0并且GPMC_NAD
3、V=0时，从地址总线上取下地址信息并进行存储。3.读总线过程，在CpSv_IODir_i=1的条件下，当PrSl_NOEDly2_s=0时在数据总线上给出相应地址寄存器中的数据，当PrSl_NOEDly1_s=1同时PrSl_NOEDly2_s=0时撤销数据，将数据总线设为高阻态。（PrSl_NOEDly1_s由CpSl_NOE_iN延迟一拍得到,PrSl_NOEDly2_s由CpSl_NOE_iN延迟两拍得到,）4.写总线过程，在CpSv_IODir_i=0的条件下，当CpSl_NWDly2E_iN=0时，将数据总线上的数据取下来写到相应地址的寄存器中。(PrSl_NOEDly2_
4、s由CpSl_NOE_iN延迟两拍得到,)5.在总线读写过程中，CpSl_NBE0Cle_iN=0，则低八位总线数据读写有效，CpSl_NBE1_iN=0，则高八位总线数据读写有效。1.1.1.端口描述GPMC模块信号列表PortNameI/ODescription时钟/复位信号CpSl_Clk100M_iI时钟,100M>50MCpSl_Rst_iNI复位信号，低有效输入信号CpSl_NBE0Cle_iNI低字节使能有效,同时读写命令有效.即当GPMA_NBE0_CLE=0时,GPMC_D[15:8]使能有效.CpSl_NBE1_iNI高位字节使能有效.即当GPMC_NBE1=0时
5、,GPMC_D[7:0]使能有效CpSl_NADV_iNI主设备输出地址有效或到达CpSl_NOE_iNI输出使能有效（相当于读有效）CpSl_IODir_iIGPMC主设备输入输出方向控制.GPMC_IO_DIR=0,主设备输出;GPMC_IO_DIR=1,主设备输入CpSl_NWE_iNI写有效CpSv_NCS_iN[3:0]I片选信号,低电平有效.在此设计中,FPGA所对应的片选比特为GPMC_NCS(0).即当GPMC_NCS(0)=0时,FPGA被选中CpSv_A_i[10:1]I10位地址信号输出信号CpSl_Wait_oO由从设备FPGA发出。总线可通过内部配置选择是否
6、“理睬”该信号。在该信号有用的情况下，从设备可利用该信号调节读写周期的长短。输入输出复用信号CpSv_Data_io[31:0]O/I16位双向读写复用数据总线1.1.1.时序描述在地址，数据不复用单次读写一个字的工作模式下所需配置如表2工作相关模式配置图2,工作相关模式配置时序所需配置表3时序参数相关配置:图3.时序参数相关配置1）FPGA作为从设备，单次读字时序。图2,FPGA单次读时序2)FPGA作为从设备，单次写字时序.图3,单次写时序1.1.1.项目tb文件仿真过程1.产生复位信号（低电平有效），10ns之后一直保持高电平.2.产生100M时钟信号，时钟周期为10ns.3.
7、产生片选信号。GPMC_NCS0~30ns,CpSv_NCS_iN=””;30~200ns,CpSv_NCS_iN=””;（属于第一次写过程）200~230ns,CpSv_NCS_iN=””;230~400ns,CpSv_NCS_iN=””;（属于第二次写过程）400~430ns,CpSv_NCS_iN=””;430~600ns,CpSv_NCS_iN=””;（属于第一次读过程）600~630ns,CpSv_NCS_iN=””;630~800ns,CpSv
