光伏并网系统中数字三相锁相环的优化设计.pdf

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1、辣技‘光伏并网系统中数字三相锁相环的优化设计陆原，宋晓欧，刘飞腾(河北大学，河北保定071000)摘要：在光伏并网系统中为了能快速准确的跟踪电网电压的相位。提出了一种适用于FPGA实现的数字三相锁相环的优化设计方法。使系统能在极短的时间内完成锁相。将发电系统电压相位调整至与电网电压同步。设计由三相鉴相器、比较器和位锁相电路构成。运用了同步旋转坐标变换的原理。并使用RAM查找表在相位误差方面做了更精细的调整。通过控制分频器波形输出完成相位调节，避免使用模拟电路，实现了电路的全数字化设计，提高了系统抗干扰的能力，动态特性比较好。在Matlab环境下对

2、系统进行了仿真并给出实验结果。其结果表明该方法大大缩短了调整相位差所需时间，并明显提高了系统精度。进而验证了所提方法的有效性。关键词：光伏并网；数字锁相环；分频；Matlab仿真中图分类号：TM615文献标识码：A文章编号：1002—087X(2014)03—0488—04Optimizationdesignofdigitalthree--phasephase·-lockedloopinphotovoltaicgridsystemLUYuan，SONGXiao—OU，LILTFei-teng仔febeiUniversity,BaodingHebe

3、i071000,China)Abstract：Inordertotrackthephaseofthevoltageofthegridquicklyandaccuratelyinthephotovoltaicgridsystem，adigitalthree-phasephase-lockedloopoptimizationmethodcompletedbyFPGAwasputforward．Lockinashorttimeandadjustthepowersystemvoltagephasetothesynchronizationwiththegr

4、idvoltagecouldbeachieved．Thesystemwasconsistedofthree-phasephasedetector，comparatorandbitphaselockingcircuit．ThepnncipleofsynchronousrotatingcoordinatetransformationandlokuptableofRAMwereusedtoadjustthephaseerrormoreandmorefine-tune．Theadjustmentofthephasewascontrolledbythewa

5、veformoutputofdriverwithoutanalogcircuit，besidestheabilityofanti-jammingwasimprovedbythefulldigitaldesignationandthedynamiccharacteristicswasbetter．ThesystemwassimulatedwithMatlab．Thegivenresultsshowthatthetimeneededforadjustingthephasediferenceisgreatlyshortenedbythismethod．

6、Obviouslytheprecisionofthesystemwasimprovedandthentheefectivenessoftheproposedmethodwasverified．Keywords：photovoltaicgrid；digitalphase-locked；frequencydividing；Matlabsimulation随着光伏分布式电源的发展，太阳能光伏并网发电技术三相锁相环的优化设计，通过硬件电路与RAM查找表相结合已成为缓解能源危机的途径之一【1]。光伏并网发电系统的优点的设计，高效快速准确地调整相位至同步，并

7、且设计对电路进在于无需储能并且能源利用率高。在光伏并网系统中，需要对行了全数字化处理，进一步提高了锁相精度，缩短了锁相时电网电压的相位和频率进行实时检测以控制并网逆变器，从间。而使输出的电流与电网电压相位和频率保持同步。相位能否1三相锁相环的基本原理快速精确跟踪是并网的关键技术，也是一个难点问题。因而，1．1系统工作原理很多学者基于DSP对锁相环进行了研究，虽然在精度上有锁相环电路分为三部分：三相鉴相器、比较器、位锁相电了相对提高，但是DSP算法运算复杂，硬件资源占用较大，且路。电路输入的三相电压信号、、Uc通过同步旋转坐标变换运算速度不快，因此

8、实现效率不高。近期，为了进一步改善锁计算得到输入电压与本机分频信号的相位差函数sin(0-00)，相的精度和速度开始出现基于FPGA的锁