给定指令系统设计毕业论文

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1、给定指令系统设计毕业论文目录实验目的3实验环境3设计思想4cpu接口信号定义4指令格式设计4RISC处理器设计格式4微操作的定义6节拍的划分7处理器结构设计框图及功能描述7各模块结构设计框图及功能描述9时钟模块92）取指模块103）运算模块114）访存模块125）回写模块136）访存控制模块14进度安排15实验各模块的设计及仿真16时钟模块16产生节拍的代码：16仿真波形：18取指模块19代码：19仿真波形：22ALU运算模块2263代码：22仿真波形：27访存模块29代码：29仿真波形：31回写模块31代码：31仿真波形：37访存控制模块38代码：38仿真波形：42cpu元件

2、例化44代码：44仿真波形：51UCF文件：58总体测试结果及说明61测试指令序列61设计、调试、下载中遇到问题及解决方案621、设计中遇到的问题及解决方案622、调试中遇到的问题及解决方案623、下载中遇到的问题及解决方案62实验总结63实验目的1.掌握XilinxISE集成开发环境和ModeSim仿真工具的使用方法2.掌握VHDL语言3.掌握FPGA编程方法及硬件调试手段4.深刻理解处理器结构和计算机系统的整体工作原理63实验环境XilinxISE集成开发环境、ModeSim或Isim仿真工具SD2100数字逻辑设计实验平台设计思想cpu接口信号定义信号名位数方向来源/去向

3、意义RST1I处理器板高电平复位clk1I处理器板系统时钟nMREQ1O主存储器存储器片选nrd1O主存储器存储器读nwr1O主存储器存储器写nbhe1O主存储器高位字节访问允许nble1O主存储器低位字节访问允许abus16O主存储器地址总线dbus16I/O主存储器数据总线timeout4OFPGA-二极管节拍显示nirout1OFPGA-S0S1指令显示ndbus16OFPGA-S3S4数据总线内容显示nabus16OFPGA-S5S2地址总线内容显示ncyout1OFPGA-A0进位标志位显示nbheout1OFPGA-A5高位字节访问允许显示nbleout1OF

4、PGA-A4低位字节访问允许显示nmreqout1OFPGA-A7存储器片选显示nrdout1OFPGA-A6存储器读显示nwrout1OFPGA-A3存储器写显示k08IFPGA-K0控制使其显示寄存器npcout4OFPGA-B4-B7显示pc改变63指令格式设计RISC处理器设计格式1)指令系统中指定所有的指令都是二进制指令2)通用寄存器的数量为8，需要3位地址与之对应3)访存的形式地址为8位4)定义指令的高5位表示操作码寄存器-寄存器型指令5353OPAD1AD2其他指令类型538OPAD1AD2实验中指令设计JMPX(R7//X-->PC)00000000XJZRiX

5、(ifRi=0thenPC+R7//XàPC)00010RiXSUBRi,RjRi-Rj->Ri6300100Ri00000RjADDRi,RjRi+Rj->Ri00110Ri00000RjMVIRi,XX->Ri01000RixMOVRi,RjRj->Ri01010RI00000RjSTARi,XRi->R7//X01100RixLDARi,XR7//X->Ri01110RiXSET1cy<-110000SET0cy<-06310010微操作的定义指令名称助记符二进制操作码无条件跳转JMP00000条件跳转JZ00010减法操作SUB00100加法操作ADD00110立即数传

6、送MVI01000寄存器传送MOV01010存数操作STA01100取数操作LDA01110进位置1SET110000进位置0SET010010节拍的划分划分4个节拍节拍对应操作T0取指操作T1运算ALU63T2访存操作T3回写操作处理器结构设计框图及功能描述clk时钟模块Cpu总体设计图rstt3t2t1t0Rdata(7:0)Rupdatealuout(7:0)ALUOUT回写模块访存模块运算模块取指模块cycycupdateRdatatempCYpcmupdatecyRtempalouout(7:0)pcout15:0)RipcnewADDRIRPCOUT_M(15:0)

7、63IR(15:0)R_MpcnewtopcpcupdateRtempin(7:0)rwaddr(15:0)IRin(15:0)访存控制DBus(15:0)ABus(15:0)nWRnRDnblenbhemreq主存储器功能：设计的cpu是一个简单的RISC处理器，该处理器是在给定的指令集下构建，支持以上的十条指令。主存在一个时钟周期内完成一次存取操作，而且和cpu同步工作。能根据自己设计的指令完成以上的操作。并将其部分显示在SD2100数字逻辑设计实验平台。63各模块结构设计框图及功能描述