用于3d集成中的晶圆和芯片键合技术

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1、：⋯⋯造一堇．．．．：电子五工业毫用设函菁l矗己i目j用于3D集成中的晶圆和芯片键合技术ShariFarrens(sussMicroTec，228SussDrive，WaterburyCenter，VT05677，U．S．A．)摘要：3D集成技术包括晶圆级、芯片与晶圆、芯片与芯片工艺流程。通过器件的垂直堆叠得到其性能的提升，并不依赖于基板的尺寸和技术。所有的报道均是传输速度提高，功耗降低，性能更好及更小的外形因素等优势使得这种技术的名气大振。选择晶圆或芯片级集成的决定应基于几个关键因素的考虑。对于不同种类CMOS、非CM0S器件间的集成，芯片尺寸不匹配引发了衬底的变化(如300mtn对l

2、50mm)．芯片与晶圆或芯片与芯片的堆叠也许是唯一的选择。另外．当芯片的成品率明显地不同于晶圆与晶圆键合方法时。在堆叠的晶圆中难以使确认好芯片的量达到最大。在这种情况下，应将一枚或两枚晶圆划切成小芯片并仅将合格的芯片垂直地集成只要适当地采用晶圆与晶圆键合．Y-艺便可实现高成品率器件同类集成晶圆间键合具有最高的生产效率，工艺流程简便及最小的成本。满足选择晶圆级或芯片级工艺总的工艺解决方案应结合对准和键合细节来考虑决定最终的设备选择和工艺特性。所有这些工艺的论证证实对于多数产品的制造3D集成是可行的，而且有些也已成为生产的主流。关键词：3D集成；晶圆键合；晶圆对准；成品率；解决方案中图分类号

3、：TN405．97文献标识码：A文章编号：1004．4507(2010)10-0032．08WaferandDieBondingTechnologiesfor3DIntegrationShariFarrens(SUSSMicroTec，228SussDrive，WaterburyCenter，VT05677，U．S．A．)Abstract：3Dintegrationtechnologiesincludewaferlevel，die-to—waferanddie—to-dieprocessingflows．Theperformancegainsachievedbyverticalstack

4、ingofdevicesareindependentofsubstratessizeandtechnology．Allapplicationsreportenhancedtransmissionspeeds，lowerpowerconsumption，be~erperformance，andsmallerformfactorstonameafewofthetechnologybenefits．Thedecisiontochoosewaferordielevelintegrationisbasedonseveralkeyconsiderations．Forheterogeneousinte

5、gra—tionbetweenCMOSandnon-CMOSdevicesthediesizesarenotmatchedandincomingsubstratesizemayvary(300mmvs．150mmforexample)．Die—to—waferordie—to—diestackingisperhapstheonly收稿日期：2010．09—25((总第182期)圈■囡砸团■‘jEq塑．!M日——：旦市IJ蕉遣茎：oDtion．Inaddition，whenthedieyieldsaredramaticallydifferentthewafertowaferbondingm

6、ethodswillnotmaximizethenumberofKGD(knowngooddie)combinationsinthestackedwafers．Inthesecasesoneorbothofthewaferswillbedicedandonlygooddiewillbeverticallyintegrated．Homogeneousintegrationofhighvieldingdevicesuseswafertowafertechnologywheneverappropriate．Wafer—to—waferbondingmaximizesthethroughput。

7、simplifiestheprocessflow，andminimizescost．Totalprocesssolutionsaretailoredtothechoiceofwaferlevelordielevelprocessingwithconsiderationofalignmentandbondingdetailsdefiningthefinalequip‘mentchoicesandprocessspecifics．Dem