allegro 布线规则设置说明

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2、括线宽和线距两大部分。PCB布线经·LVDS(低电压差分信号)原理简介常会要求对重要的信号线进行规则的设置。下面就以一主板无法找到该网页·利用CadenceAllegro进行PCB级的信Layoutguide为例部分说明之。·Allegro如何生成光绘文件最可能的原因是:1.首先是对整板未定义线规则的设置，如下表所示：•在地址中可能存在键入错误。·Cadence布局布线常见问题详解•当您点击某个链接时，它可能已·Cadence用户问题解答NetNetNameWidthSpacing·什么是差分信号？Group您可以尝试以下操作:·教你改PadsLayout(Powe

3、rPCB)的快Innerlayer:Innerlayer:重新键入地址。·PCBLayoutandSI问答Non-special44·Protel转powerPCB的方法SignalOuterlayer:Outerlayer:返回到上一页。·高速PCB设计指南（八）55·高速PCB设计指南（一）选择打开setstandardvalues热门文章·ProtelDXP实例指导教程·protel99se教程(原理图设计)·Cadencepsd15.1使用笔记·差分信号详解·ProtelDXPPCB的高级编辑技巧·开关电源的PCB布线设计·ProtelDXP布线规则设置·P

4、ROTELDXP创建元件封装·谈谈ProtelDXP的元件封装库·protel四层板及内电层分割入门·Protel常用元器件封装总结·PROTELDXP创建原理图器件·POWERPCB绘制多层PCB技术问答·LVDS(低电压差分信号)原理简介·Cadence应用注意事项这里规定了Defaultline在outerlayer(TOP)和innerlayer(INT1)中的linewidth和padtopad的间距。2.接下来设置HOST部分，见下表要求：SpacewithotherNetNameWidthSpacingNetGroupsignalInnerlayer:

5、4FSBSignals8/1020HOSTOuterlayer:5mhtml:file://F:Allegro后仿真Allegro布线规则设置说明.mht2012/8/11Allegro布线规则设置说明-电子开发网页码，2/4首先将属于此网络的所有net定义为同一组，即BUSNAME=HOST选择Edit-Properties并在右侧的当前命令栏中点击More打开Findbynameorproperty窗口,ok这样就可以得到下面的窗口：mhtml:file://F:Allegro后仿真Allegro布线规则设置说明.mht2012/8/11Allegro布

6、线规则设置说明-电子开发网页码，3/4关于本站-联系我们-鲁ICP备06020214号-网站地图-网站留言-返回顶部Copyright©2006-2008电子开发网Allrightsreserved.至此一组HOST线设置完毕，用同样的方法我们可以继续将DDR等部分的线设置完3.重新打开，选择spacingruleset-setvalue，点击ADD添加HOST8:10然后在Subclass中，顶底层LineToLine的间距为10，内层为8.mhtml:file://F:Allegro后仿真Allegro布线规则设置说明.mht2012/8/11Allegro

7、布线规则设置说明-电子开发网页码，4/44.选择physicalruleset-setvalue，点击ADD添加HOST4/5然后在Subclass中，顶底层的线宽为5，内层为4.5.最后，无论是线宽还是线距都需要在assignmenttable中进行和其他NET的匹配。Tags：布线Allegro•上一篇：AltiumDesigner6/DXP2004中加LOGO方法•下一篇：如何在Capture中定义Swap功能在Allegro中实现Swap?•·高速信号走线规则•·Allegro差分线的规则设置•·Allegro中BUS走线•·串扰仿真的疑问•·Alleg