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1、山东理工大学《FPFA技术及应用(A)》试卷纸（A）卷2011-2012学年第二学期班级：姓名：学号：…………………………………装……………………………订…………………………线………….………………………………适用专业09电科1、2考核性质考试开卷命题教师考试时间100分钟题号一二三四五六七八九十十一总分得分评阅人复核人一、填空(30分)1、$display(“result=%b”,5’b01010
2、5’b11111)显示：2、$display(“result=%b”,!(4'b1110
3、
4、4'b1001))显示：3、若a=4'b1110，b=
5、4'b1001，则$display(“result=%b”,{a,b,a+b})显示：4、假设仿真开始时间为时刻0，画出以下描述的S信号波形图。initialbegin#2S=1;#5S=0;#3S=1;#4S=0;#2S=1;#5S=0;end波形图:5、写出仿真如下top_alu模块后屏幕上应显示的信息：_________________________________`timescale1ns/1nsmoduletop_alu;wire[7:0]out;reg[2:0]op;reg[7:0]d1,d2;initialbegind1=8’h
6、3e;d2=8’h52;op=3’b011;#10$display(“ouput=%d”,out);#10$stop;endalum(out,op,d1,d2);endmodule`defineplus3'd0`defineminus3'd1`defineband3'd2`definebor3'd3`defineunegate3'd4modulealu(out,opcode,a,b);output[7:0]out;input[2:0]opcode;input[7:0]a,b;reg[7:0]out;always@(opcodeoraorb)be
7、gincase(opcode)`plus:out=a+b;`minus:out=a-b;`band:out=a&b;`bor:out=a
8、b;`unegate:out=~a;default:out=8'hx;endcaseendendmodule共4页第1页山东理工大学《FPFA技术及应用(A)》试卷纸（A）卷2011-2012学年第二学期班级：姓名：学号：…………………………………装……………………………订…………………………线………….………………………………二、根据功能模块写出Verilog描述（35分）1、写出每个及连接在一起的逻辑功能
9、模块Verilog描述(忽略逻辑部分)。2、写出以下逻辑电路的门级结构Verilog描述和行为Verilog描述。3、编写二、2逻辑电路的测试模块。共4页第2页山东理工大学《FPFA技术及应用(A)》试卷纸（A）卷2011-2012学年第二学期班级：姓名：学号：…………………………………装……………………………订…………………………线………….………………………………三、根据要求设计逻辑电路（35分）1.设计检测串行序列的逻辑电路，要求当检测到110时输出高电平脉冲。画出状态图，写出verilog描述。xclkrstz2．设计一能进行4、8分频
10、的分频器，写出分频器和测试模块的Verilog描述。clkclk4clk8reset分频clkresetclk4clk8测试共4页第3页山东理工大学《FPFA技术及应用(A)》试卷纸（A）卷2011-2012学年第二学期班级：姓名：学号：…………………………………装……………………………订…………………………线………….………………………………3、设计3位二进制码（Binary）到格雷码（Gray）的编码器，写出Verilog描述，码表如下：二进制码（Binary）格雷码（Gray）0000000010010100110110101001101
11、01111110101111100共4页第4页答案一、填空（30分）1、result=111112、result=03、result=1110100101114、2534255、output=126 说明：每小题6分，共30分。二、(35分)1、modulem2(data,ena,out);inputena;input[7:0]data;outputout;.......endmodulemodulem1(data,ena,c);inputena;output[7:0]data;outputc;……endmodulemodulem(ena,ou
12、t);inputena;wire[7:0]data;wirec;outputout;m1m1_inst(data,ena,c);m2m2_inst(d
