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1、2014年12月陕西理工学院学报(自然科学版)Dee.2014第30卷第6期JournalofShaanxiUniversityofTechnology(NaturalScienceEdition)Vo1.30No.6[文章编号]1673—2944(2014)06—0019—06非等量采样伪码跟踪环建模分析梁芳,赵林军(1.陕西理工学院物理与电信工程学院,陕西汉中723000;2.陕西理工学院电气工程学院,陕西汉中723000)[摘要]针对基带非等量采样伪码跟踪环参数优化设计问题,给出了非等量采样伪码
2、跟踪环的MATLAB建模方法与部分代码。结合1023chip平衡Gold码延迟抖动跟踪环路模型与归一化点积功率型鉴相算法,给出了非等量伪码采样实现与环路仿真流程。同时,给出其环路滤波器误差输出曲线和环路再生伪码与接收信号中伪码的互相关函数曲线。仿真结果表明:在相同激励信号条件下,当采样频率小于4倍伪码速率时,该采样频率大约在2kHz的变化范围内,环路的伪码互相关函数曲线仍具有较好的对称性能。[关键词]非等量采样;伪码跟踪环;仿真[中图分类号]TN914.42[文献标识码]A0引言直序列扩频系统中常使用
3、延迟抖动环(Delay—LockedLoop,DLL)实现收发伪码相位同步J。根据伪码长度与采样频率的关系,DLL又分为等量采样环路(CommensurateSamplingLoop,CSL)与非等量采样环路(Non-CommensurateSamplingLoop,NCSL)。由于NCSL可在较低采样条件下,实现较高的时间分别率而得到广泛应用。2002年,QUIRK等提出了NCS技术伪码跟踪环,并指出当伪码每chip的时宽与采样间隔满足:n时,跟踪环路可获得的跟踪精度,而没有对采样频率与伪码环路相关
4、函数的影响进行分析。2006年,QUIRK等对NCSL的累加时间进行了分析,提出环路的累积时长应是未采样伪码周期与其一个整周期内非等量采样样点数的最小公倍数。这对实时性要求较高的系统而言,工程上难以实现。2010年,柯颈等论述了多普勒频移可显著改善等量采样伪码跟踪环的时间分辨力,同时指出伪码跟踪环路的时间鉴别力与采样频率之间不存在简洁的逻辑关系。因此,在伪码跟踪环路的数字化实现时,往往需要花费大量时问对其相关参数进行调试。2014年,JIN等提出当=/:dd⋯d,累积相关时长L=10(是整数倍的伪码周
5、期长),且叼·lO与10互素时,DLL中的收发伪码互相关函数具有理想包络。综上所述,当DLL环路中的伪码码片速率给定,由于系统中多种因素的影响,实际的NCSL采样频率不能满足文献[4]的约束条件,因此,按其难以评估采样NCS技术的伪码跟踪环路的性能,且文献[2—5]中给出的相关约束条件本身就难以实现。故研究NCSL伪码跟踪环的MATLAB建模与分析,对设计收稿日期:2014-06-20基金项目:陕西省教育厅科学研究计划项目(12JK0554)作者简介:梁芳(1980一),女,陕西省安康市人,陕西理工学
6、院实验师,硕士研究生,主要研究方向为通信信号处理的FPGA实现;赵林军(1973一),男,陕西省西安市人,陕西理工学院副教授,博士研究生,主要研究方向为通信信号处理。·19·陕西理工学院学报(自然科学版)第30卷者快速评判NCSL环路具有实际工程意义。1伪码DLL跟踪环路的结构及其参数设计由文献[3,6]知,目前在直扩通信系统中常使用DLL跟踪环实现发信号伪码与本地再生伪码相位的同步,该环路的结构如图1所示。其中r(t)为接收到基带直扩信号,r(k)为采样量化器(ADC)的输出。为了实现伪码相位的精确
7、同步,三路相关累积分别完成r(k)与本地再生伪码的超前相位PN(k+1)、当前相位PⅣ()和滞后相位PⅣ(k一1)在一个或数个伪码周期内的相乘累加运算,再按照相应的鉴相算法由上述三路相关累积输出量给出本地伪码相位与接收信号中的伪码相位的误差e(后),最后由e(尼)控制本地再生伪码发生器更新一组新的伪码相位输出PN(i),(i:k+1,,k一1)。其中,环路滤波器F(z)可使得本地伪码相位平稳转移。NCO为本地伪码发生器提供工作时钟,在文中所述的仿真分析中,NCO由一个门限代替。当y(k)≥,本地伪码再
8、生器相位向左移动更新;当Y(k)≤一时,本地伪码再生器相位向右移动更新;当Y()∈(一s,)时,本地伪码再生器相位不更新。图1基带伪码跟踪环原理现就伪码DLL跟踪环中的相关算法简述如下:设跟踪环路的离散信号为r(k)=√sd(k—k)PNr(一k)十n(k),(1)式中5为信号功率,d为符号,每符号1个完整的Gold码长,k为采样序号,k为信号传输时延丁经离散后的值。DLL环路中的超前相关、当前相关与滞后相关分别为CotE=lr(k)·PN(k+1)l,
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