字集成电路分析与设计.pdf

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1、麻省理工学院电子工程和计算机科学系6.374：数字集成电路分析与设计习题集＃22003年秋布置日期：9/18/03提交日期：9/30/03对这些问题你应当使用0.25um的工艺参数（在课本中给出）除非对个别问题特别说明。问题1：亚阈反相器的运行在特别要求低功耗而对高速运行没有要求的电路应用中，亚阈逻辑可以通过一个理想的解决方案。这个问题讨论在一个反相器失效前电源电压可以降多低。对于整个问题，假定所有器件都有最小长度而NMOS器件宽度为0.44um。失效定义为0VV到DD的一个输入摆幅产生一个输出摆幅小于10％到90％

2、的DD。对这个问题使用位于“/mit/6.374/model/log018_1.1”的0.18um工艺文件。（由AliceWang研究）a）考虑反相器的输入为0V的情况。当电源电压减小到任意低的值，输出电压仍会等于电源电压吗？如果不，解释会发生什么并解释为什么。使用一个更宽的PMOS器件会增加或减小最小可能的电源电压吗？那个工艺角（TT，FF，SS，SF或FS）将会是最差情况，为什么？（可变的工艺条件会导致NMOS和PMOS器件迁移率改变的情况。TT是两个器件都是典型的，SF具有慢的NMOS和快的PMOS等等）b）考

3、虑反相器的输入是VDD的情况。在这个情况下，采用一个宽的PMOS会增加或减小最小的电源电压吗？那个工艺角将是最差的情况，为什么？c）现在，用HSPICE模拟反相器并找出最低的可能的电源电压。对每个输入使用在a和b部分你选择的工艺角的值完成一个模拟。使用一个.DATA语句变化一组PMOS器件的宽度{0.5u,1u,1.5u,2u,4u,8u,15u,30u,45u,60u}而VDD从100mV扫描到400mV。然后，在AWave中使用表达式函数，画出V(out)/VDD比率曲线。与0.1和0.9交叉的比率点是失效点。产

4、生包含三列的一个表：PMOS宽度，输入电压等于0情况时的最小电源电压，以及输入电压等于VDD情况时的最小电源电压。d）现在使用你常用的绘图程序（Matlab，Excel，等等）产生一个运行的功能区域的图形表示。在一单个图形上，画出所有情况（最小电源电压，PMOS宽度）并标明满足所有条件的区域。满足所有条件的最低的可能的电源电压是多少？运行在这个电源电压的PMOS宽度必须是多少？问题2：CMOS逻辑考虑下列CMOS逻辑电路：图0.1：两个静态CMOS门。a）在图0.1中的两个电路实现相同的逻辑功能吗？如果是，逻辑功能是

5、什么?如果不是，给出所有电路的布尔逻辑的表达式。b）假定我们可以忽略所有的二阶效应，当用相同的输入模式驱动时，这两个电路有相同的输出电阻吗？c）对于最差情况的输入模式，假定依尺寸制造的晶体管具有的最差情况的输出电阻为13kΩ。当输出为低时，什么输入模式（A-E）给出最低的输出模式？这个电阻的值是多少？d）当输出为低时，什么输入模式（A-E）给出最低的输出电阻？这个电阻的值是多少？e）忽略寄生效应并假定负载电容为100fF，找出最好情况和最差情况tplh和tphl。f）现在考虑对传输延迟的一些二阶效应。当事先知道E将是

6、最后一个到达的的情况时那个电路用于对它的优化，为什么？体效应如何影响电路A与电路B的性能？g）对g和h部分，只考虑电路B。每个中间的节点在每个转换过程中存在需要充电和放电的寄生电容。因此，传输延迟是内部节点上初始电压条件和输入的函数。然而，初始的电压条件由先前的输入决定。那组先前的电流输入将引起最低tt的plh？那个引起最低的phl？h）让所有的器件为最小的长度而宽度设为在图中相对l=0.375um的大小的值，明确说明源和漏面积以及周长，并包括附加的一个10fF负载。对一个输入文件使用Nanosim验证功能，测试使用

7、下面一组输入[ABCDE]=[00000,00001,11110,11100,11111]。验证你模拟的输出值与期望的逻辑功能的匹配情况。提交你的Nanosim输出文件。问题3：准－CMOS逻辑考虑图0.2的电路。a）只有一个输入为高时，输出电压是多少？如果四个输入都为高呢？b）如果在如何时间，每个输入开启的概率为0.5，1.0时，平均的静态功耗是多少？c）将你的结果与SPICE模拟的结果进行比较。图0.2：准NMOS门。问题4：传输晶体管逻辑和电平恢复电路V/2考虑图0.3的电路。假定反向器理想的在DD转换，忽略体

8、效应，沟道长度调制和在这个问题中所有寄生电容。图0.3：电平恢复电路a）这个电路执行的逻辑功能是什么？b）解释为什么这个电路具有非零的静态功耗。c）仅用一个晶体管设计一个定位点，使得没有如何的静态功耗。解释你如何选择晶体管的尺寸。d）使用传输门实现相同的电路。e）在图0.3中用一个传输晶体管网络代替传输晶体管的网络，计算下列函数：在节点x，x=