数字逻辑实验课.doc

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1、实验一Maxplus软件的基本操作一、实验内容1．熟悉Maxplus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2．用逻辑图和VHDL语言设计一个异或门。3．用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有：异或门和三态门的逻辑图；用VHDL语言编写异或门和三态门；3．实验结束前，要填写实验卡，将异或门的仿真波形画在实验卡上。三、电路功能介绍1、异或门（XOR）用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单

2、元电路。逻辑图真值表ABOUT00001110111025VHDL程序数据流描述：波形图2．三态门，又名三态缓冲器（Tri-StateBuffer）用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。逻辑图真值表ENAOUT00Hi-Z01Hi-Z10011025VHDL程序行为描述：结构体描述：25波形图25实验二加法器的设计与仿真一、实验内容1．用VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用VHDL语言设计并行加法器。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作

3、。2．预习报告内容有：用VHDL语言编写全加器、串行加法器和并行加法器。3．实验结束前，要填写实验卡，将以上3种电路的仿真波形画在实验卡上。三、电路功能介绍1．全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT000000011001010011011001025101011100111111VHDL程序数据流描述：波形图252．四位串行加法器逻辑图波形图253．74283：4位先行进位全加器（4-BitFullAdder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[

4、Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。25实验三译码器与编码器的设计与仿真一、实验内容1．参照芯片74LS138的电路结构，用VHDL语言设计3-8译码器；2．参照芯片74LS148的电路结构，用VHDL语言设计8-3优先编码器。二、实验要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有:8-3编码器、3-8译码器的逻辑表达式；用VHDL语言设计8-3编码器、3-8译

5、码器。3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。三、电路功能介绍1．74148：8-3优先编码器（8to3PriorityEncoder）用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。键盘里就有大家天天打交道的编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的ASCII码。译码器与编码器的功能正好相反。逻辑框图逻辑功能表INPUTSOUTPUTS25EN0N 1N  2N 3N 4N 5N 6N 7N A2  A1 A0EOGS1×  ×××××××1    1  1110×  ×

6、×××××  00  0  0010×  ×××××  0  10  0  1010×  ××××  0  1  10  1  0010×  ××× 0  1  1  10  1  1010×  ××0  1  1  1  11  0  0010×  ×  0  1  1  1  1  11  0  1010×  0  1  1  1  1  1  11  1  00100 1  1  1   1  1  1  11  1  10101  1  1  1  1  1  1  11  1  110逻辑表达式和逻辑图：由你来完成。2．74138：3-8译码器（3t

7、o8Demultiplexer），也叫3-8解码器用途：用一组二进制代码来产生各种独立的输出信号，这种输出信号可以用来执行不同的工作。显示器中的像素点受到译码器的输出控制。逻辑框图：用逻辑符号（Symbol）来解释该电路输入与输出信号之间的逻辑关系，既省事又直观。如下图所示。解码信号输出端低电平有效代码输入端使能输入端逻辑功能表：用真值表来定量描述该电路的逻辑功能。这个表是设计3-8译码器的关键；74138的逻辑功能表如下：INPUTOUTPUTSelectEnable25CBAG1￣GHA￣G2B￣Y￣7￣Y￣6￣￣Y￣5￣￣Y￣4￣Y￣3￣Y￣2￣Y￣1￣

8、Y￣0××××××0000010100