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时间:2020-04-10
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1、第八章可编程逻辑器件(PLD)8.1概述从逻辑功能的特点出发可将数字集成电路分为通用型(如前面介绍的中、小规模数字集成电路)和专用型两大类。从理论上讲,用这些通用型的中、小规模集成电路可以组成任何复杂的数字系统,但如果能把所设计的数字系统做成一片大规模集成电路,则不仅能减小电路的体积、重量、功耗,而且会使电路的可靠性大为提高。这种为某种专门用途而设计的集成电路叫做专用集成电路,即所谓的ASIC(ApplicationSpecificIntegratedCircuit)。然而,在用量不大的情况下,8/9/20211阜师院数科院设
2、计和制造这样的专用集成电路不仅成本高,而且设计、制造的周期也嫌太长。这是一个很大的矛盾。可编程逻辑器件的研制成功为解决这个矛盾提供了一条比较合理的途径。PLD虽然是作为一种通用器件生产的,但它的逻辑功能是由用户通过对器件编程来设定的。而且PLD的集程度可做得很高,足以满足设计一般数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统集成在一片PLD上,不必去设计制作ASIC了。自80年代以来PLD的发展非常迅速。目前生产和使用的PLD产品主要有:PAL、GAL、EPLD(Erasable)、CPLD和FPGA等。还有新一
3、代的在线可编程isp(insystemprogramable)器件。8/9/20212阜师院数科院1.连接硬线连接断开连接接通连接PLD的有关逻辑约定2.缓冲器A{输入{B=AC=A_输出8/9/20213阜师院数科院图8.1.1PLD电路中门电路的惯用画法(a)与门(b)输出恒等于0的与门(c)或门(d)互补输出的缓冲器(e)三态输出的缓冲器8/9/20214阜师院数科院PLD的有关逻辑约定ABCDPLD的表示法ADBC表达式为:D=ABC3.与门传统表示法4.或门ABCD表达式为:D=A+B+C8/9/20215阜师院数
4、科院例题1DABB_A_ABDB_A_简化表示表达式为:D=AABB=0输出恒等于0的与门,也称编程默认状态。8/9/20216阜师院数科院例题2________.分析:O1=ABO2=ABO3=0O=O1+O2=AB+AB=AOB=AOB+OABO1O3O2O8/9/20217阜师院数科院*8.2FPLA--现场可编程逻辑阵列任何一个逻辑函数式都可以变换成与-或表达式,因而任何一个逻辑函数都能用一级与逻辑电路和一级或逻辑电路来实现。FPLA由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成,如图所示。前面我们已经介绍
5、了用ROM实现组合逻辑函数的方法。FPLA是另一种能实现这种逻辑函数的器件。8/9/20218阜师院数科院PLA结构逻辑功能可变化的硬件结构。可编程将FPLA和ROM比较可发现,它们的电路结构极为相似,都是由一个与逻辑阵列、一个或逻辑阵列和输出缓冲器组成。两者所不同的是,FPLA的与阵列可编程,而ROM的与阵列(译码器)是固定的。8/9/20219阜师院数科院Y3=ABCD+ABCDY2=AC+BDY1=AB+AB=A⊕BY0=CD+CD=C⊙D8/9/202110阜师院数科院在使用ROM实现组合逻辑函数时,我们发现往往只用到
6、了与阵列输出的最小项的一部分,而且有时这些最小项还可以合并,因此器件内部资源的利用率不高。然而在使用FPLA产生组合逻辑函数时,由于与阵列可以编程,可以通过编程只产生所需要的与项,这样就可以使得与阵列和或阵列所需的规模大为减小,从而有效地提高了芯片的利用率。FPLA的规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。例如82S100是一个双极性、容丝编程单元的FPLA,它的规格为16×48×8,这就表示它有16个变量输入端、与阵列能产生48个成绩项、或阵列有8个输出端。8/9/202111阜师院数科院
7、FPLA中输出缓冲器的结构形式除三态输出以外,还有集电极开路形式的和在或逻辑阵列输出端与输出缓冲器之间加入了可编程的异或门的。图中的XOR为输出极性控制编程单元。当XOR的熔丝连通时XOR=0,Y3、Y2、Y1、Y0与来自或逻辑阵列的输出S3、S2、S1、S0同相;当XOR的熔丝熔断以后,XOR=1,Y3、Y2、Y1、Y0与S3、S2、S1、S0反相。图8.2.2FPLA的异或输出结构8/9/202112阜师院数科院前面介绍的FPLA的电路结构不含触发器,因此这种FPLA只能用于设计组合逻辑电路,故称为组合型FPLA。为便于设
8、计时序逻辑电路,在有些FPLA芯片内部增加了若干触发器组成的寄存器。这种内部含有寄存器的FPLA称为时序逻辑型FPLA,也称做可编程逻辑时序器PLS(ProgrammableLogicSequeneer)。8/9/202113阜师院数科院8.3PAL--可编程阵列逻辑PAL是
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