模拟电路模型分析技巧.ppt

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1、射频集成电路设计总结王乾斌射频集成电路电容设计①大于10nH的电感占据着显著的芯片面积并且具有很差的Q值（通常低于10）以及很低的自谐振频率。②具有高Q的温度系数电容是可以实现的，但精度很差（大约20%）。③最节省面积的电容往往具有很高的损耗和很差的电压系数。④有低的电容值和低温度系数的电阻是很难制造的。⑤源漏扩散区做成电阻，阱可以作为电阻但寄生电容很大，Mos晶体管可用作一个电阻但其精度很差。⑥PN结电容注：其中VF是加在pn结两端的正向偏置电压，Φ是内建电势，n为掺杂系数；当为突变结掺杂系数等于1/2,当为线性渐变结掺杂系数等于1/3。螺旋电感螺旋电感：占据较大的面积，具

2、有较大的损耗。直流电阻性损耗因趋肤效应而更加突出，趋肤效应在射频是会引起在导体中不均匀的电流分布。其结果减小了有效横截面积，增加了串联电阻RS。②衬底之间的电容COX则是片上螺旋电感的另一个明显的问题。③另一个寄生元件CP是电感两端的并联电容。（二）键合线电感：它们比平面螺旋电感每单位长度具有更多的表面积，而电阻损耗则较小，从而具有较高的Q值。同时，它们也可以相距较远地放在任何导电平面之上以减小电容（由此提高谐振频率）和减小有镜像感应电流引起的损耗。弱反型区的Mos管工作在亚阈值区，它就像NPN双极性晶体管，其中源和漏区的作用分别如同发射极和集电极，而(非反向的)衬底特性有点

3、像基极。但是这样的电路显示出很差的频率响应，这是因为MOSFET在这一工作区域是具有较小的gm。(1)速度饱和对晶体管动态特性的影响短沟Mos器件在饱和区跨导的极限值：为了简化wT计算，假设Cgs为输入电容的主要部分。进一步假设短沟效应并不显著影响电荷分享情况，所以Cgs的特性仍然近似地与长沟道限度是一样：由此可得到短沟道器件的wT跟1/L成正比。（2）阈值电压的降低（3）衬底电流（4）栅电流（5）沟道长度调制（6）背栅偏置“体效应”（7）温度的变化（8）垂直电场方向上的迁移率降低（9）渡越时间的影响微过孔电路板上不同性质的电路必须分隔，但是又要在不产生电磁干扰的最佳情况下连

4、接，这就需要用到微过孔(microvia)。通常微过孔直径为0.05mm至0.20mm，这些过孔一般分为三类，即盲孔(blindvia)、埋孔(buryvia)和通孔(throughvia)。盲孔位于印刷线路板的顶层和底层表面，具有一定深度，用于表层线路和下面的内层线路的连接，孔的深度通常不超过一定的比率(孔径)。埋孔是指位于印刷线路板内层的连接孔，它不会延伸到线路板的表面。上述两类孔都位于线路板的内层，层压前利用通孔成型制程完成，在过孔形成过程中可能还会重叠做好几个内层。第三种称为通孔，这种孔穿过整个线路板，可用于实现内部互连或作为组件的黏着定位孔。采用分区技巧采用分区技巧

5、在设计RF电路板时，应尽可能把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来。简单的说RF接，就是让高功率RF发射电路远离低功率收电路。如果PCB板上有很多空间，那么可以很容易地做到这一点。但通常零组件很多时，PCB空间就会变的很小，因此这是很难达到的。可以把它们放在PCB板的两面，或者让它们交替工作，而不是同时工作。高功率电路有时还可包括RF缓冲器(buffer)和压控振荡器(VCO)。设计分区可以分成实体分区(physicalpartitioning)和电气分区(Electricalpartitioning)。实体分区主要涉及零组件布局、方位和屏蔽等问题；电气

6、分区可以继续分成电源分配、RF走线、敏感电路和信号、接地等分区。实体分区零组件布局是实现一个优异RF设计的关键，最有效的技术是首先固定位于RF路径上的零组件，并调整其方位，使RF路径的长度减到最小。并使RF输入远离RF输出，并尽可能远离高功率电路和低功率电路。最有效的电路板堆栈方法是将主接地安排在表层下的第二层，并尽可能将RF线走在表层上。将RF路径上的过孔尺寸减到最小不仅可以减少路径电感，而且还可以减少主接地上的虚焊点，并可减少RF能量泄漏到层叠板内其它区域的机会。在实体空间上，像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来，但是双工器、混频器和中频放大器总

7、是有多个RF/IF信号相互干扰，因此必须小心地将这一影响减到最小。RF与IF走线应尽可能走十字交叉，并尽可能在它们之间隔一块接地面积。正确的RF路径对整块PCB板的性能而言非常重要，这也就是为什么零组件布局通常在行动电话PCB板设计中占大部份时间的原因。在行动电话PCB板上，通常可以将低噪音放大器电路放在PCB板的某一面，而高功率放大器放在另一面，并最终藉由双工器在同一面上将它们连接到RF天线的一端和基频处理器的另一端。这需要一些技巧来确保RF能量不会藉由过孔，从板的一面传递到另一面，常用的技术是在两面