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时间:2020-03-27
《数据存储中并行CRC校验的FPGA实现.pdf》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、2012往仪表技术与传感器20l2第l1期InstrumentTechniqueandSensorNo.11数据存储中并行CRC校验的FPGA实现禹霁阳,张猛,黄丹(1.中国空间技术研究院,北京100094;2.中国兵器科学研究院,北京100089)摘要:提出了一种基于FPGA的CRC并行设计方法,以应用到高速数据存储的差错检验中。通过对串行CRC结构的推导,得到了并行CRC设计的递归表达式,并给出了硬件实现的结构框图。同时,对生成多项式的异或操作过程进行化简,利用直通和非操作减少了逻辑资源,降低了关键路径的延迟。相
2、比于以往的文献,该设计降低了硬件资源的占用,到达时间至少降低了22.68%。关键词:纠错;CRC;FPGA;并行流水中图分类号:TP39文献标识码:A文章编号:1002—1841(2012)11—0130~02ImplementationofParallelCRCBased0nFPGAforDataStorageYUJi—yang,ZHANGMeng,HUANGDan(1.ChinaAcademyofSpaceTechnology,BeUing100094,China;2.ChinaResearchInstitute
3、ofOrdnance,BeUing100089,China)Abstract:AparallelCRCdesignbasedonFPGAwasproposedtobeappliedtotheeiTorcorrectionforhigh-speeddataac—cess.TherecursiveexpressionoftheparallelCRCwasobtainedbythedeductionoftheserialCRCarchitecture.InsteadbydirectaccessandNOToperation
4、s,theXORoperationsofthegenerationpolynomialweresimplifiedtoreducethelogiccostandcriticaldata—pathdelay.Comparedtotheconventionalliteratures,theproposeddesigncostslesshardware,andthearrivaltimeredueesatleastby22.68%.Keywords:errorcorrection;CRC;FPGA;parallelpipe
5、line0引言1CRC原理循环冗余校验CRC(cyclicredundancycheck)由线性分组CRC校验在发送端要传送的k位信息码之后附加1个r位的码分支而来,实现结构简单、误判概率低、检错能力强,在差错二进制检验码序列,构成总长为n的二进制序列(rt:k+r),然后控制中得到了广泛的应用。发送。在接收端根据规则进行检验,确定传送过程是否出错。早期的CRC设计主要采用线性反馈移位寄存器(LFSR)来在代数编码理论中,将1个码序列表示为1个多项式,码实现J,但这种设计需要数据以位流的形式输入,整个校验过序列中各码
6、元当作多项式的系数。设编码前原始信息码多项程较长,不适用于高速实时处理系统。文献[4]通过对LFSR式为m(),m()的最高次幂为k一1,生成多项式为g(),g()形式的状态转换,设计了多位并行的CRC,把多个模2减法和的最高幂次为r,CRC码多项式为r();编码后带CRC的信息移位操作控制在1个时钟周期,降低了整个计算的延时。文献码多项式为C(),C()的最高次幂为n(n=+r)。通过对信[5]利用伽罗什域理论设计了并行CRC,文献[6]对该设计进息码序列左移r位,再除以生成多项式,得到的余式即为监督码行了改善。但
7、这3种设计使用了多级组合逻辑,易造成关键路元,这一过程可以被表示如下:径的延时增加。文献[7]通过对生成多项式的分解设计了8位C()=Xrm()+r()=q()g()(1)并行CRC.文献[8]通过采用多个查找表的方式实现了多位并式中q()为商式。行CRC的设计,并对不同并行位进行了逻辑资源和存储器占用解码过程只需通过用生成多项式除CRC码,如果余式为零的对比。在高速存储器数据交换的过程中,无间隔数据流的形则表示无错误发生,否则表示传输有误。式使得CRC校验的过程不能产生延时,同时高速的数据率又要2CRC一4的并行结
8、构推导求设计本身具有较高的可执行频率。在这种情况下,必须设计对于常用的36位存储器,可利用前32位存储浮点数据,并行流水CRC来满足以上要求,同时最大限度地降低并行流水后4位做校验位。CRC一4的生成多项式为g()=++1,结构带来的资源占用的增多。校验码的产生过程就是32位数据对模2除法的余数结果。针对数据存储过程的差错校验,提出一种基于FP
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