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时间:2020-03-24
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1、2013年第2期工业仪表与自动化装置·67·基于FPGA的异步FIFO的研究和设计程光伟,刘大伟(西安工业大学电子信息工程学院,西安710032)摘要:针对设计异步FIFO的难点,分析了异步FIFO的结构和工作原理,提出了一种切实可行的设计方法。通过对空满信号的控制确保数据的正确写入与读出,采用了格雷码的方式最大限度降低了电路中亚稳态出现的概率。结果表明,该设计能够使数据稳定地写入和读出,同时资源利用率较高。关键词:异步FIFO;亚稳态;格雷码;FPGA中图分类号:TP334.4文献标志码:A文章编号:1000—0682(2013)
2、02—0067—03ResearchanddesignofasvnchronOusFIFObasedonFPGACHENGGuangwei,LIUDawei(DepartmentofElectronicsInformationEngineering,Xi'anTechnologicalUniversity",Xi'an710032,China)Abstract:Apracticaldesigntechniqueisproposed,throughtheanalysisofthestructureandopera—tionalprin
3、cipleofasynchronousFIFO,formeetingthedifficultpointofasynchronousFIFO.Ensuringwritinginorreadingoutdatawithouterrorbywayofcontrollingfullandemptysigna1.Usingthemethodofgraymodereducestheincidenceofinetastablestatemaximum.Theresultshowsthatthedesigncanmakedatawriteinorr
4、eadoutsteadyandhaveahighresourceutilizationrate.Keywords:asynchronousFIFO;graycode;metastablestate;FPGA自动加1完成,因此利用FIFO实现数据的缓存具有0引言接口简单、读写方便的优点。随着用户需求的不断提高,在现代集成电路芯异步FIFO是用来存储、缓冲在2个异步时钟之片设计中一个系统往往包含多个时钟,与此同时多间的数据,在2个相互独立的时钟域下,数据从一个时钟域又涉及到一个问题:如何设计异步时钟之间时钟域写入,而从另一个时钟域读出。
5、异步FIFO的接口电路。使用异步FIFO是解决这个问题一种的结构框图如图1所示。可以看出,整个系统分为简便、快捷的方案,异步FIFO可以在2个不同时钟2个完全独立的时钟域:读时钟域和写时间域。异系统之间快速方便地传输实时数据。在网络接口、步FIFO的存储介质为一块双端口RAM,可以同时图像处理等方面,异步FIFO得到了广泛的应用。进行读写操作。在写时钟域部分,由写地址逻辑产生写控制信号和写地址;读时钟域部分,由读地址1异步FIFO的结构和工作原理逻辑产生读控制信号和读地址。在空、满标志产生FIFO(FirstInFirstOut)是
6、一种实现数据先进先部分,由读写地址相互比较产生空、满标志位。出的存储器件,普遍用作数据缓冲器。通常是双端写数据广_————1读数据双端口1._——一口的存储器,其中一个端口用于写入数据,另一个端写地址指针RAMI地址指钍口用于读出数据,可以同时对存储器字存储单元进行写入和读出操作。它的数据吞吐率是普通RAMI茎:的2倍,访问FIFO时不需要地址线,只需要数据线写使能l————.1空产/满生标逻志辑位I.读——使一能If和读写控制信号线,并且数据地址由内部读写指针ILL——+满标志———◆空标志收稿日期:2012—09—14图1异步F
7、IFO的结构框图作者简介:程光伟(1957),男,辽宁省本溪市人,西安工业大学电子信息工程学院副教授,学士学位,主要研究方向为通信与电子信息。设计异步FIFO有2个难点:在尽量降低电路中·68·工业仪表与自动化装置2013年第2期亚稳态出现概率的前提下,如何同步从一个时钟域gout(W—adder_b));传送过来的多位数据信号;在保证数据的正确写入grayr_g(.adder—bin(r_adder—a),.adder_gout和读出,不发生写满和读空操作的前提下判断空、满(r_adder_b));标志位的产生。系统根据判断条件判
8、定二进制地址是否加1,如果加1,则通过二进制码转换格雷码模块将自加12亚稳态的产生及解决后的二进制地址转换成格雷码地址,再通过格雷码亚稳态是指触发器无法在某个规定时间段内达地址指针进行数据的读、写。读、写地址指针转换流到一个可确认的状
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