硬件工程师面试基础知识.doc

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1、硬件工程师面试基础知识面试25题系列第一辑(zz)1什么是Setup和Holdup时间?建立时间(SetupTime)和保持时间(Holdtime)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图lo如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。图1建立时间和保持时间示意图2什么是竟争与冒险现象？怎样判断

2、？如何消除？在组合逻辑屮，由于门的输入信号通路小经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式屮有相反的信号则可能产生竞争和冒险现象。解决方法：-•是添加布尔式的消去项，二是在芯片外部加电容。3用D触发器实现2倍分频的逻辑电路？Verilog描述：moduledivide2(elk,clk_o,reset);inputelk,reset;outputelko;wirein;regout;always©(posedgeelkorposedgereset.)if(reset)out<=0;elseout〈二in

3、;•・〜assignm=out;assignelko=out;endmodule图形描述：4什么是〃线与〃逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门來实现，由于不用oc门可能使灌电流过人，而烧坏逻辑门。同时在输出端U应加一个上拉电阻。5什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有周定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。6请迪出微机接口电路小，典型的输入设备与微机接口逻組示意图(数据接口、控制接口、所存器/缓冲器)。7你知道那些常用逻辑电平？TTL与COM

4、S电平可以肓接互连吗？12,5,3.3TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12VO8可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？PAL,PLD,CPLD,FPGAo9试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。moduledffS(elk,reset,d,q);inputelk;inputreset;input[7:0]d;

5、output[7:0]q;reg[7:0]q;always@(posedgeelkorposedgereset)if(reset)q<=0;elseq<=d;endmodulo10设想你将设计完成一个电子电路方案。请简述用EDA软件(如PROTEL)进行设计(包拘京理图和PCB图)至『调试出样机的整个过程。在各坏节应注意哪些问题？电源的稳定上，电容的选取上，以及布局的人小。11用逻辑门和emos电路实现ab+cd12用一个二选一mux和一个inv实现异或13给了reg的setup,hold时间,求中间组合逻辑的delay范围。Delay

6、

7、路前段设计流程，写出相关的工具。19名词IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVIIDL:VIIICHardwareDescriptionLanguageSDR:SingleDataRate20unix命令cp-r,rm,uname21用波形表示D触发器的功能reset,d,q);22写异步D触发器的veriloginodulemoduledff8(clk,input,elk;inputreset

8、;inputd;outputq;regq;always@(posedgeelkorposedgereset)if(reset)q<=0;elseq〈二d;endmodule23WhatisPCChipset