EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器).doc

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1、EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。2．学习使用原理图进行设计输入。3．初步掌握器件设计输入、编译、仿真和编程的过程。4．学习实验开发系统的使用方法。二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。本实验使用QuartusII软件作为设计工具，要求熟悉Quartu

2、sII软件的使用环境和基本操作，如设计输入、编译和适配的过程等。实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。2．学习层次化设计方法。二、实验仪器与器材1．EDA开发软件一套2．

3、微机一台3．实验开发系统一台4．打印机一台5．其它器件与材料若干三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码和，输出为M（A=B），G（A>B）和L（A

4、td_logic_arith.all;useieee.std_logic_unsigned.all;entitycomp4isport(A:instd_logic_vector(3downto0);B:instd_logic_vector(3downto0);M,G,L:outstd_logic);endcomp4;architecturebehaveofcomp4isbeginp1:process(A,B)beginif(A>B)thenG<='1';M<='0';L<='0';elsif(A

5、<='0';M<='1';L<='0';elseG<='1';M<='1';L<='1';endif;endprocessp1;endbehave;仿真波形图：管脚分配：试验3并行加法器设计一、试验目的1.设计一个4位加法器。2.体会用VHDL进行逻辑描述的优点。3,熟悉层次化设计方法。二、试验仪器与器材1.EDA开发软件一套2.微机一台3.试验开发系统一台4.打印机一台5.其他器材和材料若干三、试验说明a3本试验实现一个4位二进制数加法器，其功能框图如图所示。试验时用高低电平开关作为输入，用数码管作为输出（或用发光二极管），管脚锁定可根据试验系统自行安排。adder4a2a1a

6、0b3b2b1b0cis3s2s1s0co全加器功能框图四、实验要求1．用硬件描述语言编写4位二进制数全加器的源文件；2．对设计文件进行编译；3．仿真设计文件；4．编程下载并进行试验验证。五、试验结果4位二进制全加器的源文件：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityadd4isport(a:instd_logic_vector(3downto0);b:instd_logic_vector(3downto0);ci:

7、instd_logic;s:outstd_logic_vector(3downto0);co:outstd_logic);endadd4;architecturebehaveofadd4issignalaa,bb,sum:std_logic_vector(4downto0);beginaa<='0'&a;bb<='0'&b;sum<=aa+bb+ci;s<=sum(3downto0);co<=sum(4);endbehave;仿真波形图：管脚分配：实验4计数器设计一、实验目的计数