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1、基于ADSP-TS101S的目标检测系统发布日期:2008-04-14 作者:李建军来源:微计算机信息[摘 要] 微弱地低速运动目标信号,是一个频率极低,准周期,低信噪比,多谐波组合的信号,如何更加有效准确地检测目标信号是信号处理领域的难点和热点。本文提出了基于ADI公司高性能的ADSP-TS101S处理器进行弱信号目标检测的设计方案,该方案已应用在实际工程中，其系统工作稳定，检测率高达98%以上，达到了预想的良好效果。关键词: DSP, 内核, LVT[Abstract] TheLVTsig
2、nalsarebuiltonharmonicmodefortheirlow-frequence,sem-periods,lowSNR.Itisdifficultythathowtodetectobjectefficiency.ThepaperpresentanschemeofusingofADSP-TS101SprocessorofADIcompanytorealizeobjectdetection.Theschemehasbeenappliedtoproject,thesystemhasgreatca
3、pabilityinstabilization,rateofdetectionhasbeen reachedtopercentof98,arrivedateffectofexpectationKeywords: digital-signals-processing, kernel, low-velocity-target随着人们对实时信号处理要求的不断提高和大规模集成电路的迅速发展，作为数字信号处理核心和标志的DSP芯片得到了快速的发展和应用。本文就基于ADI公司推出的TigerSHARC系列中高性能数
4、字信号处理器ADSP-TS101设计了弱信号的目标检测系统，该系统具有便携性好，处理数据快，精度高,有效性强等优点。1 系统总体方案：该系统可以完成数据采集、处理和显示，从而实现目标检测与跟踪的智能信号处理。如图1所示,它主要由无线接口模块，FPGA（数据转换与控制），DSP（信号处理），RAM（数据输出接口）模块，PCI桥，电源变换，时钟驱动，程序加载等模块构成。图1 目标检测系统功能框图本系统采用两片ADSP－TS101S[1]对目标信号进行抽样积累、FFT分析、小波滤波等信号处理，将处理后的数据通
5、过PCI总线送入计算机识别、显示。双DSP片间以三路链路口互连方式进行连接，总数据速率可达500Mbyte/s。数据输入部分采用无线接口模块，接收速率≥10Kbit/s，通信距离≥60m，将接收到的串行目标信号数据，通过FPGA转换为16位并行数据，FPGA自身产生数据同步，串并转换读写控制信号，FLASH加载的控制信号和系统复位信号，然后经由ADSP－TS101S读入到DSP1内部进行数据处理。系统采用1片32K×16位的双口RAMIDT7027S25P构成双DSP―PCI的16位数据总线接口[3]。
6、同时，其所需的一些控制信号由FPGA转接或产生。2 系统各功能模块的电路设计：2.1 DSP处理器模块图2给出了两片ADSP-TS101S之间的链路连接结构。两片DSP之间有三个链路口通道用于双向数据传输和程序加载，其中两个链路口用于上行数据传输和加载，保留一个下行链路口连接。数据传输除了链路本身的握手外，每次数据块传送前，可由发送方发出中断请求，接受方响应后再打开链路的DMA方式。 图2 双DSP之间的链路结构上行数据传输，采用链路口1和3，利用DSP1的FLAG0作为D
7、SP2的IRQ0中断信号，保留的下行数据传输采用链路口2对连，利用DSP2的FLAG0作为DSP1的IRQ0中断信号。程序中IRQ0的中断方式设置为边缘触发。中断IRQ0引脚默认用电阻上拉到高电平。l DSP程序加载：整个系统的程序加载采用在线FLASH加载方式，用户处理程序[2]编写完毕，需要再为FLASH编写专门的烧写擦除软件，将所编写的处理程序在线烧写到FLASH中。当系统上电时，DSP1自动通过PROM加载方式，从FLASH中读取应用程序，实现自身的加载，然后通过链路口3，将从FLA
8、SH中读取的DSP2的应用程序发送到DSP2，DSP2设计为链路口加载方式，通过链路口3，接收DSP1的加载代码，实现自身的加载。图2.1. DSP1与FLASH连接关系 l DSP2与SRAM连接：DSP2将数据处理完毕后，通过并行数据总线将处理结果送到后续的双端口存储器SRAM进行缓存。双端口存储器采用IDT公司的IDT7027S25P，容量为32Kx16位。 图2.2
