嵌入式系统及应用.ppt

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1、第二章ARM嵌入式微处理器核心内容嵌入式硬件系统基本架构嵌入式处理器的体系结构ARM微处理器体系结构ARM指令系统基于ARM9的S3C2410X处理器2.1嵌入式硬件系统嵌入式硬件系统基本架构嵌入式微处理器体系结构一、嵌入式硬件系统基本架构嵌入式系统的硬件可分为三大部分：核心处理器控制电路外部设备二、嵌入式微处理器的体系结构冯.诺依曼体系结构：数据和指令都存在同一存储器中。处理器体系结构哈佛体系结构：哈佛体系结构的特点是程序存储器和数据存储器分开，程序计数器PC只指向程序存储器而不指向数据存储器。指令系统：

2、ARM采用RISC指令系统。RISC结构的特点包括：优先选取使用频率最高的简单指令，避免复杂指令；将指令长度固定，指令格式和寻址方式种类减少；简易的译码指令格式；在单周期内完成指令等。类别CISCRISC指令系统指令数量很多相对较少执行时间有些指令执行时间很长，如整块的存储器内容拷贝；或将多个寄存器的内容拷贝到存贮器多为单周期指令编码长度编码长度可变，1-15字节编码长度固定，通常为4个字节寻址方式寻址方式多样寻址方式较简单操作可以对存储器和寄存器进行运算和操作仅Load/Store指令可以对存储器进行操作

3、，其余指令只能对寄存器进行运算和操作编译难以用优化编译器生成高效的目标代码程序采用优化编译技术，生成高效的目标代码程序2.2ARM微处理器体系结构ARM920T的基本结构工作状态处理器模式寄存器结构存储系统中断和异常一、ARM920T的基本结构ARM920T基于ARM9TDMI核，ARM9TDMI核提供简单的总线接口，允许用户设计自己的Cache和存储系统，可以作为单独的核嵌入到目标系统。TDMI的基本含义：T—支持16位压缩指令集Thumb；D—支持片上Debug；M—内嵌硬件乘法器Multiplier；

4、I—嵌入式ICE，支持片上断点和调试点。ARM处理器广泛采用AMBA总线结构，它包括ASB/AHB和APB。AHB直接连接到CPU，用于连接性能高速的片上外设；APB假定所有外设均工作在主从方式，用于连接低速外设。二、工作状态ARM状态：32位，执行字对准的ARM指令；Thumb状态：16位，执行半字对准的Thumb指令。三、处理器模式7种运行模式运行模式可以通过软件控制改变外部中断或异常处理也可以引起模式发生改变模式模式描述用户（User）ARM处理器正常的程序执行状态快速中断（FIQ）用于高速数据传输或

5、通道处理外部中断（IRQ）用于通用的中断处理管理（Supervisor）操作系统保护模式数据访问中止（Abort）实现虚拟存储器和存储器保护系统（System）运行特权操作系统任务未定义（Undifined）支持硬件协处理器的软件仿真四、寄存器结构37个32位寄存器：31个通用寄存器，包括程序寄存器（PC）；6个状态寄存器。五、存储系统ARM体系结构采用232个8位字节的单一、线性地址空间。每个字的地址是字对准的，地址低两位为00。ARM体系结构可以用两种方法存储数据：大端格式：较高的有效字节存放在较低的存

6、储器地址，较低的有效字节存放在较高的存储器地址。小端格式：较高的有效字节存放在较高的存储器地址，较低的有效字节存放在较低的存储器地址。六、中断和异常ARM内核支持7种中断和异常不同的中断处于不同的处理模式，具有不同的优先级而且每个中断都有固定的中断入口地址异常类型处理器模式入口地址优先级描述ResetSupervisor0x001当处理器的复位电平有效时，产生复位异常，程序跳转到复位异常处理程序处执行。UndefinedInstructionUndefined0x047当ARM处理器或协处理器遇到不能处理的

7、指令时，产生未定义指令异常。可使用该异常机制进行软件仿真。SoftwareInterruptSupervisor0x086该异常由执行SWI指令产生，可用于用户模式下的程序调用特权操作指令。可使用该异常机制实现系统功能调用。PrefetchAbortAbort0x0c5若处理器预取指令的地址不存在或该地址不允许当前指令访问，存储器向处理器发出中止信号，但当预取的指令被执行时，才会产生指令预取中止异常。DataAbortAbort0x102若处理器数据访问指令的地址不存在，或该地址不允许当前指令访问时，产生数

8、据中止异常。IRQIRQ0x184当ARM外部中断请求管脚有效，且CPSR中的I位为0时，产生IRQ异常。系统的外设可通过该异常请求中断服务。FIQFIQ0x1c3当ARM快速中断请求管脚有效，且CPSR中的F位为0时，产生FIQ异常。2.3ARM指令系统ARM指令寻址方式ARM指令集ARM指令的格式ARM指令字长为固定的32位二进制编码基本格式如下：{}{S},{,<