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1、1.（56）10=1110002=38162.（48.5）10=1001000.010184213.（8C）16=1000110024.(1110.0111)2=16.348E.7165.（10010）2=1810NN6.（19）10=1001127.（F6.A）16=246.62510，11110110.1012。9.（32.5）10=100000.0101842110.（35）10=100011211.（38.5）10=100110.1212.(1F6)16=5021013（1001.0101）2=9.51614（3D.BE）16=111101.1
2、011111215.（10100）2=201016.用8位二进制补码表示下列十进制数①+28=（00011100）2②-28=（11100010）21.的最小项之和的形式为：Y∑m(2,4,5,6)2.对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。3.逻辑表达式Z=A’BC+AC+B’C的最小项之和的形式是：Z∑m(1,3,5,7)。4.如图所示逻辑图，逻辑表达式F=B’。5.Z=AB+AC的最小项表达式Z∑m(5,6,7)。6.Z=AB+AC+BC的最小项表达式Z∑m(3,5,6,7)。7.若只有输入变量A、B取值不同时，输
3、出F=1，则其输入与输出的关系是B。A．F=A⊙BB．C．F=A+BD．F=8.若只有输入变量A、B取值相同时，输出F=1，则其输入与输出的关系是A。A．F=A⊙BB．C．F=A+BD．F=9.的最小项表达式F∑m(3,4,5,6,7)。10.逻辑表达式+CD+BD的最小项之和的形式是Y∑m(3,5,7,12,13)。11.如图所示逻辑图，逻辑表达式F=B’12..逻辑图和输入A，B的波形如图所示，分析F为“0”的时刻应是C。A.t1B.t2C.t313.三变量所有最小项之和是11.躁声容限是指在保证输出高低电平,基本不变的条件下，输入允许的高低电平波
4、动范围。2.对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。3.写出如图所示各电路在以下两种情况下的输出信号逻辑表达式1）电路器件均为CMOS电路Y1=Y3=A2）.电路器件均为TTL门电路Y1=0Y3=A4.对于TTL门电路，输入端通过电阻接地，当R<680Ω时，输入端相当逻辑低电平；当R>4.7KΩ时输入端相当逻辑高电平；输入端悬空时，输入端相当于逻辑高电平。5.TTL三态输出“与非”门电路的输出状态有：高电平，低电平，高阻态6.图示CMOS门电路Y1输出高电平,Y2输出低电平。7．图示TTL门电路Y3输出低电平,Y4输出低
5、电平。8.图示各门电路都是74HC系列的CMOS电路，Y1输出高电平;Y2输出低电平。9.三态门的输出有高电平、低电平、高阻态状态。10.TTL三态输出“与非”门电路的输出比TTL“与非”门电路多一个状态是（C）A.高电平B.低电平C.高阻D.以上各项都不是11.对于与非门电路，若将电路多余的输入引脚接高电平，电路的逻辑关系不受影响。12..写出图1所示电路的输出逻辑逻辑函数式F=ABC’F=A⊙B13.“与非”门的一个多余输入端接高电平，将不影响门电路的逻辑功能。“或”门的一个多余输入端接低电平，将不影响门电路的逻辑功能。14.使用CMOS门时，多余
6、的输入端不能悬空15.数字电路中三极管一般工作于截止区和饱和区，而放大区只是一种过度状态17.集电极开路输出的门电路叫做OC门。18.TTL门电路基本开关元件是双极性三极管19.能实现线与逻辑的电路是OC门和OD门1.组合逻辑电路中，任意时刻的的输出仅仅取决于当时的输入与原来的状态无关。2.在下列逻辑电路中，不是组合逻辑电路的是D。A.译码器B.编码器C.全加器D.寄存器3.逻辑状态表如下所示，指出能实现该功能的逻辑部件是（C）A.十进制译码器B.二进制译码器C.二进制编码器D.以上各项都不是4.逻辑状态表如下所示，指出能实现该功能的逻辑部件是（B）A
7、.十进制译码器B.二进制译码器C.二进制编码器D.以上各项都不是输入输出DCBAY1Y0000100001001010010100011输入输出BAY0Y1Y2Y30010000101001000101100015.分析下图所示的组合逻辑电路，写出电路的输出逻辑表达式Y1=Y2=ABC’6．下图所示的组合逻辑电路的逻辑表达式并分析其逻辑功能Y=A’1A’0X0+A’1A0X1+A1A’0X2+A1A0X32.JK触发器的特性态方程是Q*＝JQ’+K’Q。3.D触发器的特性方程是Q*＝D。4.T触发器的特性方程是Q*＝TQ’+T’Q。5.JK触发器若J=
8、K，则相当于T触发器7.JK触发器在CP脉冲作用下，欲使Qn+1=1，则输入信号应为J=1，K
