时钟信号产生模块设计.ppt

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1、时钟信号产生模块设计李志丹主要内容时钟信号模块简介时钟信号的产生实例验证1时钟信号模块简介时钟电路为系统提供一个工作节拍。C5402的外部参考时钟信号可由有源晶振或无源晶振两种方式提供。当系统中要求多个不同频率的时钟信号时，首选有源晶振；当系统中使用单一时钟信号时，可选择无源晶振。若采用有源晶振，只需将晶振的输出连接至X2/CLKIN引脚，X1引脚不接任何器件和电压；若采用无源晶振，则要将晶振的引脚与C5402的X1和X2/CLKIN引脚连接。C5402内部的锁相环(PLL)电路，可使其工作时钟频

2、率为外部参考时钟的(0.25~15)倍。PLL时钟模式有硬件置和软件配置两种方式。硬件配置是指系统复位时，通过自动检测5402的CLKMD1、CLKMD2、CLKMD3个引脚的状态，来决定下作时钟与外部参考时钟倍数关系的方式。软件配置是指系统复位后，通过软件改变寄存器CLKMD的内容达到调整工作时钟频率的方式。由于5402的内部指令周期较高，因此常常通过使用片内的PLL降低片外时钟频率，来提高系统的稳定性。2时钟信号的产生时钟发生器为DSP提供时钟信号,由一个内部振荡器和一个锁相环电路组成，可通过

3、晶振或外部的时钟驱动。时钟发生器工作时需要的参考时钟输入可有两种选择方式：由内部晶体振荡器产生。在DSP引脚X1和X2/CLKIN之间接一枚晶体，使能内部晶体振荡电路。由外部参考时钟源产生。外部时钟直接从X2/CLKIN引脚输入，X1引脚悬空。TMS320VC5402DSP内部高稳定性能的锁相环（PLL）电路能够锁定时钟振荡频率，并有信号提纯和频率放大作用，故可以选择一个频率比CPUCLK低的高稳定时钟源，降低对频率的要求。PLL的倍频大小与DSP管脚的硬件连接以及时钟模式寄存器的软件配置有关，P

4、LL有两种不同类型，一种为硬件配置的PLL电路，另一种为软件配置的PLL电路。硬件配置的PLL电路PLL的硬件配置是指通过连接设置C54xDSP三个引脚CLKMD1、CLKMD2、CLKMD3的电平状态来选择配置PLL的倍频大小，选定时钟方式，如表2-1所示。表2-1时钟方式的配置引脚状态时钟方式CLKMD1CLKMD2CLKMD3选择方案1选择方案2000外部时钟源，PLL×3外部时钟源，PLL×5110外部时钟源，PLL×2外部时钟源，PLL×4100内部时钟器，PLL×3内部时钟器，PLL×

5、5010外部时钟源，PLL×1.5外部时钟源，PLL×4.5001外部时钟源，频率除以2外部时钟源，频率除以2111内部时钟器，频率除以2内部时钟器，频率除以2101外部时钟源，PLL×1外部时钟源，PLL×1011停止方式停止方式从表2-1可以看出，进行硬件配置时，其工作频率是固定的。若不使用PLL,则对内部或外部时钟分频，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半；若使用PLL，CPU的时钟频率等于内部振荡器频率或外部时钟频率乘于N，即对内部或外部时钟倍频，其频率为PLL×N。特别

6、说明，在DSP正常工作时，不能重新改变和配置DSP的时钟方式。但DSP进入IDLE3省电模式后，其CLKOUT输出电平时，可以重新改变和配置DSP的时钟方式。软件配置的PLL电路PLL的软件配置是指通过设置’C54xDSP时钟模式寄存器CLKMD的各状态位来选择配置PLL的倍频/分频系数，不仅能通过其时钟定标器配置各种乘法器系数,还可以直接开通或关断PLL。PLL的锁定定时器可以用于延迟转换PLL的时钟方式，直到锁定为止。通过软件编程，可以选用以下两种时钟方式。（1）PLL方式即倍频方式，CPU时

7、钟频率CLKOUT等于输入时钟CLKIN乘以PLL的乘系数。PLL方式比例系数共31种，靠锁相环电路完成，取值范围为0.25~15。（2）DIV方式即分频方式，对输入时钟CLKIN进行2分频或4分频。当采用DIV方式时，所有的模拟电路，包括PLL电路将关断，以使芯片功耗最小。软件编程PLL受时钟方式寄存器CLKMD的控制，CLKMD用来定义PLL时钟模块的时钟配置，CLKMD属存储器映像寄存器,位于数据存储区的第0页上，地址为0058H，其格式如下：15~121110~3210PLLMULPLLD

8、IVPLLCOUNTPLLON/OFFPLLNDIVPLLSTATUSPLL乘数PLL除数PLL计数器PLL通/断PLL时钟电路选择位PLL的状态时钟方式寄存器CLKMD各位段的功能见表2-2表2-2时钟方式寄存器CLKMD各位域功能位名称说明15~12PLLMULPLL倍频因子，与PLLDIV及PLLNDIV共同决定实际频率。11PLLDIVPLL分频因子，与PLLMUL及PLLNDIV共同决定实际频率。10~3PLLCOUNTPLL计数器，每输入16个CLKIN后减1，用以设定