欢迎来到天天文库
浏览记录
ID:51416241
大小:198.48 KB
页数:3页
时间:2020-03-23
《基于FPGA的HDB3编码实现.pdf》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、·85·基于FPGA的HDB3编码实现赵秋实,杨永栋(责li大学理学院,贵州贵阳55(X)25)摘要:主要介绍了HDB3码(三阶高密度双极性码)的编码原理,并提出了一种利用FTPGA(现场可编程门阵列)实现HDB3编码的设计方法。关键词:三阶高密度双极性码现场可编程门阵列VHDL仿真中图分类号:TP33文献标识码:A文章编号:1(132-6886(2011)06—0085"03TheHDB3ImplementBasedonFPGAZHAOQiushi,YANGYongdongAbstract:Thispapermainlyin
2、troducesthecodingprinciplesofHDB3(3ndOrderHighDensityBipolar),andpointsoutadesignmethodofHDB3withFPGA(FieldProgrammableGateArray).Keywords:HDB3;FPGA;VHDL;simulati0l1脉冲“V”满足编码规则3中的两个要求;0前言5)破坏脉冲V码后面的传号码极性也要交替。在远距离传递信息的通信系统中,传输数字信息的如:设初始消息码为:10000100001100001准确性成为衡量一个
3、通信系统的重要指标。在数字传输l,则:系统中,传输对象通常是二元数字信息,而码型设计对于初始消息码:100001000011000011信息传输的准确性起着重要的作用⋯。目前,HDB3码是AMI码:+10000—10000+1—10000+1—1在各种通信系统中应用非常广泛的码型,是CC1Tr推荐的插入V码:B000VB000VBB000VBBPCM基群、二次群和三次群的数字传输接口码型。插入B码:B000VB000VBBB00VBBHDB3码(三阶高密度双极性码)是在AMI码的基础确定极性:+B000+V—B000一V+B—
4、B+上改进的一种双极I生归零码,它除具有功率谱中无直流分B00+V—B+B量,进行差错自检等优点外,还克服了AMI码中出现连HDB3码:+1000+1—1000—1+1一l+10⋯0’时定时提取困难的缺点,而且HDB3码频谱能量主要0+l一1+l集中在基波频率以下,占用频带较窄。2基于Flea的HDB3编码器模型本文结合可编程逻辑器件集成度高,速度快,功耗低的特点,利用EDA技术和硬件描述语言VHDL,提出了一根据HDB3码的编码原理,将HDB3编码器分为四个种适合于FPGA实现HDB3编码的硬件实现方案。模块,分别为:插入破
5、坏脉冲模块、插入调节脉冲模块、极性判定模块、归零模块。则HDB3编码器的系统框图如图1HDB3码的编码规则1所示。HDB3码的编码规则:1)检测消息码中⋯0’的个数。当连“0”数目小于等于3时,HDB3码与AM]码一样,+1与一1交替;2)当连“0”数目超过3时,将每4个连⋯0’化作一小节,定义为“BOOV”,称为破坏节,其中“V”称为破坏脉冲,2.1插入破坏脉冲模块的设计“B”称为调节脉冲;插入破坏脉冲模块的功能是要实现破坏脉冲“V”的3)破坏脉冲“V”与前一个相邻的非“0”脉冲的极性相加入,所以需要检测出4个连⋯0’,因此
6、可以用计数器cnt同,并且要求相邻的破坏脉冲“V”码之间极性必须交替;对“0”的个数进行计数。为了在极性判定时便于分辨出4)调节脉冲“B',的取值可选0、+1或一1,以使破坏破坏脉冲V和调节脉冲B,所以用“00”来表示“0”,用·86·“l0”表示“B”,用“01”来表示“+1”,用“l1”表示“V”。一个非零脉冲的极性,若flag=1,则表示前一个非零脉冲模块端口的定义:clk:时钟信号输入端;data:原始信的极性为正。其工作流程图如图4所示。息输入端;data~v:插入破坏脉冲后的输出端;cnt:检测连“0”的汁数器。模
7、块工作的流程图如图2所示。一dalaV=O0]匝圭]—图4极性判定模块的工作流程图图2插入破坏脉冲模块的工作流程图2.4归零模块的设计2.2插入调节脉冲模块的设计由于HDB3码是双极性归零码,归零码就是电脉冲宽插入调节脉冲模块的功能是要实现调节脉冲“B”的度小于码元宽度,每个电脉冲在小于码元长度内总要M剑加入,其中关键问题是存储破坏脉冲“V”前面的三个码零电平,一般都采用半占空比。利用VHDL语言实现时元,并rL经过插“B.’判断后延迟输出。本设计中采用移位钟信号的倍频,本设计中采用两个时钟源(其中一个时钟奇存器实现码元的存储
8、。源的频率是另一个的两倍),相当于是对时钟信号的二分模块端口的定义:clk:时钟信号输入端;data—v:码元频,从而实现序列脉冲的归零处理。信息的输入端;data_b:插人调节脉冲后的输出端;fi~tv:第模块端口的定义:clk0:时钟信号输入端;datajx:码元一个破坏
此文档下载收益归作者所有