常见硬件工程师笔试题标准答案.doc

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1、硬件工程师笔试题一、电路分析：1、竞争与冒险在组合逻辑中，在输入端的不同通道数字信号中经过了不同的延时，导致到达该门的时间不一致叫竞争。因此在输出端可能产生短时脉冲（尖峰脉冲）的现象叫冒险。常用的消除竞争冒险的方法有：输入端加滤波电容、选通脉冲、修改逻辑设计等。2、同步与异步同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟

2、脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步同步就是双方有一个共同的时钟，当发送时，接收方同时准备接收。异步双方不需要共同的时钟，也就是接收方不知道发送方什么时候发送，所以在发送的信息中就要有提示接收方开始接收的信息，如开始位，结束时有停止位3、仿真软件：Proteus4、Setup和HoldtimeSetup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T

3、时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。5、IC设计中同步复位与异步复位的区别同步复位在时钟沿采集复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。6、常用的电平标准TTL：transistor-transistor

4、 logic gate晶体管－晶体管逻辑门CMOS：ComplementaryMetalOxideSemiconductor互补金属氧化物半导体LVTTL(LowVoltageTTL)、LVCMOS(LowVoltageCMOS)：3.3V、2.5VRS232、RS4857、TTL电平与CMOS电平TTL电平和CMOS电平标准TTL电平：5V供电输出L：<0.4V；H：>2.4V1输入L：<0.8V；H：>2.0V0CMOS电平：（一般是12V供电）输出L：<0.1*Vcc；H：>0.9*Vcc输入L：<0.3*Vcc；H：>0.7*Vcc.CMOS电路临界值（电

5、源电压为＋5V）　　VOHmin=4.5VVOLmax=0.5V　　VIHmin=3.5VVILmax=1.5V特性区别：CMOS是场效应管构成，TTL为双极晶体管构成；CMOS的逻辑电平范围比较大（3～15V），TTL只能在5V下工作；CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差；CMOS功耗很小，TTL功耗较大（1～5mA/门）；CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当。8、RS232、RS485RS232：采用三线制传输分别为TXDRXDGND，其中TXD为发送信号，RXD为接收信号。全双工，在

6、RS232中任何一条信号线的电压均为负逻辑关系。即：－15v~－3v代表1＋3v~＋15v代表0RS485：采用差分传输（平衡传输）的方式，半双工，一般有两个引脚A、B。AB间的电势差U为UA-UB:不带终端电阻AB电势差：＋2～＋6v逻辑‘1’；－2～－6v逻辑‘0’；带终端电阻AB电势差：大于＋200mv逻辑‘1’；小于－200mv逻辑‘0’；注意：AB之间的电压差不小于200mv。波特率计算：如图，传输9bit（1起始位+8数据位）花费的时间为79us。1s传输的数据量为1/0.000079*9=113924，可以推测波特设置的波特率为115200。RS48

7、5的波特率计算同理。（二进制系统中，波特率等于比特率）终端电阻其目的就是消耗通信电缆中的信号反射，其原因有两个：阻抗不连续喝阻抗不匹配。9、CANBUS要点（显性与隐性电平）：显性位即无论总线上各节点想将总线驱动成什么样的电平，只要有一个节点驱动为显性位，则总线表现为显性位的电平；隐性位正好相反，只有各节点都不将总线驱动成显性位的电平，总线才表现为隐性位对应的电平。显性位电平为Vh-Vl=2V，逻辑上为“0”；隐性位电平为Vh-Vl=0V，逻辑上为“1”。CAN总线在没有节点传输报文时是一直处于隐性状态。当有节点传输报文时显性覆盖隐性，由于CAN总线是一种串行总线

8、，也就是说