基于DSP和FPGA的通用数字过程控制器硬件设计.pdf

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1、ＥＬＥＣＴＲＩＣＤＲＩＶＥ２０１１Ｖｏｌ．４１Ｎｏ．３电气传动２０１１年第４１卷第３期基于ＤＳＰ－ＦＰＧＡ的通用数字控制器硬件设计王首礼１，袁媛１，于波２（１．天津电气传动设计研究所，天津３００１８０；２．天津出入境检验检疫局，天津３００４５７）摘要：为了使通用数字控制器的硬件电路与软件程序标准化和模块化，提高数字控制器的实时性、稳定性、抗干扰性，介绍了一种基于ＤＳＰ＋ＦＰＧＡ系统架构的通用数字控制器硬件设计，对控制器及主ＣＰＵ板的设计方案、主ＣＰＵ板上的电源管理电路、数字信号处理器ＤＳ

2、Ｐ及其外围设计、现场可编程门阵列ＦＰＧＡ的配置电路、总线驱动电路作了详细说明。实际应用验证了该数字控制器硬件设计的正确性和可靠性。关键词：通用数字控制器；数字信号处理器；现场可编程门阵列；电源管理；总线中图分类号：ＴＰ２３文献标识码：ＡＤｅｓｉｇｎｏｆＧｅｎｅｒａｌ－ｐｕｒｐｏｓｅＤｉｇｉｔａｌＣｏｎｔｒｏｌｌｅｒＢａｓｅｄＤＳＰ－ＦＰＧＡ１，ＹＵＡＮＹｕａｎ１，ＹＵＢｏ２ＷＡＮＧＳｈｏｕ－ｌｉ（１．ＴｉａｎｊｉｎＤｅｓｉｇｎａｎｄＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃＤｒｉｖｅ，Ｔｉａｎｊｉｎ３００１８０，Ｃｈｉｎａ；２．ＴｉａｎｊｉｎＥｎｔｒｙ－ＥｘｉｔＩｎｓｐ

3、ｅｃｔｉｏｎａｎｄＱｕａｒａｎｔｉｎｅＢｕｒｅａｕ，Ｔｉａｎｊｉｎ３００４５７，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｍａｋｅｈａｒｄｗａｒｅａｎｄｓｏｆｔｗａｒｅｏｆｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅｄｉｇｉｔａｌｃｏｎｔｒｏｌｌｅｒｓｔａｎｄａｒｄｉｚａｔｉｏｎａｎｄｍｏｄｕｌａｒｉｚａｔｉｏｎ，ａｎｄｉｍｐｒｏｖｅｉｔｓｐｅｒｆｏｒｍａｎｃｅｏｆｒｅａｌｔｉｍｅ，ｓｔａｂｉｌｉｔｙａｎｄａｎｔｉ－ｉｎｔｅｒｆｅｒｅｎｃｅ，ｔｈｅｈａｒｄｗａｒｅｄｅｓｉｇｎｗａｓｄｅｓｃｒｉｂｅｄｂａｓｅｄｏｎＤＳＰ＋ＦＰＧＡｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅｄｉｇｉｔａｌｃｏｎｔｒｏｌｌｅ

4、ｒ，ａｎｄｉｌｌｕｓｔｒａｔｅｄｔｈｅｄｅｓｉｇｎｏｆｃｏｎｔｒｏｌｌｅｒａｎｄｍａｉｎＣＰＵｂｏａｒｄ，ｐｏｗｅｒｍａｎａｇｅｍｅｎｔｃｉｒｃｕｉｔ，ｐｅｒｉｐｈｅｒａｌｄｅｓｉｇｎｏｆｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒａｎｄｃｏｎｆｉｇｕｒａｔｉｏｎｃｉｒｃｕｉｔ，ｂｕｓｄｒｉｖｅｒｃｉｒｃｕｉｔｏｆｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙｉｎｄｅｔａｉｌ．Ｔｈｅｃｏｒｒｅｃｔｎｅｓｓａｎｄｒｅｌｉａｂｉｌ－ｉｔｙｏｆｈａｒｄｗａｒｅｄｅｓｉｇｎａｒｅｖｅｒｉｆｉｅｄｔｈｒｏｕｇｈｐｒａｃｔｉｃａｌａｐｐｌｉｃａｔｉｏｎ．Ｋｅｙｗｏｒｄｓ：ｇｅｎｅｒａｌ－

5、ｐｕｒｐｏｓｅｄｉｇｉｔａｌｃｏｎｔｒｏｌｌｅｒ；ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒｓ（ＤＳＰ）；ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ（ＦＰＧＡ）；ｐｏｗｅｒｍａｎａｇｅｍｅｎｔ；ｂｕｓ实时控制系统分为模拟控制系统和数字控制控制系统并行工作，２个ＣＰＵ板之间通过点到点系统两大类，随着数字技术的发展，模拟控制系统的数据、地址和控制总线进行通信，其中数据总线［１］已经逐步被取代。１６位，地址总线１２位（寻址范围：０Ｘ００００～本文介绍的通用数字控制器使用数字信号处０Ｘ０ＦＦＦ），控制总线包括时钟、复位、读数据、写理器ＤＳＰ和大规模现场可编程门阵列ＦＰＧＡ。数据

6、、中断等。ＣＰＵ板到ＩＯ板也采用点对点的ＤＳＰ具有顺序运算速度快，复杂运算能力强，而通信方式，通过ＩＯ板与外围ＡＤ，ＤＡ，开关量输ＦＰＧＡ具有逻辑资源丰富，高速并行工作能力强，入，开关量输出等各种功能单元连接；ＣＰＵ板也可重复编程，可灵活、快速地集成多种外围控制和自带ＩＯ端口，可以与功率单元相连。接口电路。ＤＳＰ＋ＦＰＧＡ的系统架构兼有两种信号处理芯片的优越性，使控制器具有很好的控制和运算能力，同时具有很好的灵活性和通用性。１设计方案如图１所示，本数字控制器采用标准６Ｕ欧式插卡结构，由８个槽组成，第１＃，５＃槽为ＣＰＵ图１控制器结构图板插槽，其余６个槽为ＩＯ板插槽。可以支持２套Ｆｉ

7、ｇ．１Ｔｈｅｓｔｒｕｃｔｕｒｅｏｆｃｏｎｔｒｏｌｌｅｒ作者简介：王首礼（１９５３－），男，高级工程师，Ｅｍａｉｌ：ｗａｎｇｓｈｏｕｌｉ＠ｔｒｉｅｄ．ｃｏｍ．ｃｎ５１电气传动２０１１年第４１卷第３期王首礼，等：基于ＤＳＰ－ＦＰＧＡ的通用数字控制器硬件设计Ｖ和３．３Ｖ，ＦＰＧＡ的内核电压、辅助电压和外围２ＣＰＵ板设计Ｉ／Ｏ电压分别为１．２Ｖ，３．３Ｖ和３．３Ｖ，ＦＰＧＡ的配ＣＰ