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1、EDA设计与应用课程设计:数字跑表的设计与仿真学院：机械与电子工程学院专业：电子科学与技术班级：1221402学号：201220140223姓名：杨卡2014年11月一、实验目的:1)进一步学习更复杂的EDA项目设计，更熟练地掌握VHDL语言设计。2)学习动态数码管的VHDL编程。3)更加熟练计时显示、进位和校时的编程方法。二、实验要求：1)设计一个具有、‘分’、‘秒’、‘1/100秒’的十进制数字显示的数字跑表。2)要有外部开关，控制计数器的直接清零、启动和暂停/连续计时功能。三、实验内容：1)数字跑表功能：计时精度10m
2、s，计时范围为59分59.99秒。设置两种模式，模式一：对单个人计数，能实现暂停、显示及清零功能，并在数码管上实时显示；模式2：实现对多个人的同时计时，在数码管上实时显示，并能在液晶显示屏上回显出6个时间，可控制显示。2)数字跑表分模块设计：数字跑表设置如下的子模块。分频模块；模式1控制模块；模式2控制模块；计时模块；数码管译码模块；液晶译码模块；液晶显示模块。百分秒、秒和分等信号即采用BCD译码计数方式，根据上述设计要求，用Verilog对数字跑表的描述如下。仍然采用引脚属性定义语句进行引脚的锁定。四、设计程序（此处只写出
3、与课本中不同的部分）为了便于显示，百分秒、秒和分钟信号皆采用BCD码计数方式，并直接输出到6个数码管显示出来。根据上述设计要求，用VerilogHDL语言对数字跑表描述如下。/*信号定义：CLK:时钟信号；CLR:异步复位信号；PAUSE:暂停信号；MSH,MSL:百分秒的高位和低位；SH,SL：秒的高位和低位；MH,ML:分钟的高位和低位。*/modulepaobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML);inputCLK,CLR,PAUSE;output[3:0]MSH,MSL,SH,S
4、L,MH,ML;reg[3:0]MSH,MSL,SH,SL,MH,ML;regcn1,cn2;//cn1为百分秒向秒进位，cn2为秒向分进位//****************百分秒计数进程，每计满100，cn1产生一个进位*******always@(posedgeCLKorposedgeCLR)beginif(CLR)begin{MSH,MSL}<=8'h00;cn1<=0;end//异步复位elseif(!PAUSE)//PAUSE为0时正常计数，为1时暂停计数beginif(MSL==9)beginMSL<=0;if
5、(MSH==9)beginMSH<=0;cn1<=1;endelseMSH<=MSH+1;endelsebeginMSL<=MSL+1;cn1<=0;endendend//******************秒计数进程，每计满60，cn2产生一个进位*********always@(posedgecn1orposedgeCLR)beginif(CLR)begin{SH,SL}<=8'h00;cn2<=0;end//异步复位elseif(SL==9)beginSL<=0;if(SH==5)beginSH<=0;cn2<=1;e
6、ndelseSH<=SH+1;endelsebeginSL<=SL+1;cn2<=0;endend//******************分钟计数进程，每计满60，系统自动清零*********always@(posedgecn2orposedgeCLR)beginif(CLR)begin{MH,ML}<=8'h00;end//异步复位elseif(ML==9)beginML<=0;if(MH==5)MH<=0;elseMH<=MH+1;endelseML<=ML+1;endendmodule五、心得体会：此次课程设计，从程
7、序设计到仿真，我经历了一个困难重重，愈挫愈勇的过程。设计程序时，我冥思苦想最优方案，第一天我耐心看书本上例题程序，希望从中得到一点启示，结果收获不大。第二天我把从网上得到的一点启发在寝室写好程序后，第二天就开始在实验室进行编译，发现出了很多语句和嵌套方面的错误，例如begin和and使用；文件的取名与存盘，建议存盘的文件名与Verilog模块名一致，文件的后缀是.v；工作目录：好的习惯是为当前设计工程创建一个子目录，并将与当前工程相关的所Verilog文件存于该子目录下。查找错误是一个需要耐心的工作，我逐个修改，不明白的地方
8、问同学，问老师，终于编译的程序没有错误，只有几个警告，但是这不影响后面的功能仿真，当天晚上我在寝室再次进行编译，同时也完成了后面的仿真，结果很好的实现了要求的功能。最后一天我拿写好的程序结果给老师验收，结果可想而知没出现问题，实现了本课程设计的要求。在此次课程设计中，我着实的得到了不少锻炼
