计算机组成原理精华部分.doc

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1、逻辑电路1与（and）Y=AB分析相当于2个开关串联在一条线上，即A和B两个开关，当两者都闭合时电路才是通路；当其中任意一个打开时，电路就是断路（其中包含两者都是打开情况）。如下图情况：ABY=AB000010100111其中数字0表示电路中的断路，1表示电路中的通路。如果输入端A作为控制端，则A的值将会决定输入端B的值是否能被输出到端口Y。意思即为：A为0时表示不能输入端口Y，相反亦然。与表示符号&，即该表达式为Y=A&B2或Y=A+B分析相当于2个开关并联在一条线路上，即开关A和B，当两者只要其中一个闭合电路就是通路（其中包含2

2、个都闭合），当两者都打开时才是断路。如下图情况：ABY=A+B0000111011113非4或非Y=（—A）&（—B）等价于Y=—（A+B）意思就是去括号是中间符号要变号如图情况：ABY=—（A+B）001010100110可以利用或非门的输入端A来控制输入端B。当A=0时，（输入信号被反相输出）；当A=1时，则不管B的值是什么，Y都为0。5异或其运算法则为a异或y＝a'b+ab'（a'为非a）。如图情况：ABY000011101110可以利用异或门的输入端A来控制输入端B。当A=0时，输入信号B被正相输出；当A=1时，则B反相输出

3、。6同或其运算法则为a同或y＝a'+b与a+b'（a'为非a）。即y=ab+a'b'如图情况：ABY001010100111可以利用同或门的输入端A来控制输入端B。当A=0时，输入信号B被反相输出；当A=1时，则B正相输出。实现半加器的逻辑电路：设A为被加数，B为加数。本位和为S，本位进位为C，根据半加器的概念得出半加器的真值表如下：ABSC0000011010101101其逻辑表达式如下：S=A异或BC=A&B半加器简化电路SiBiHAAiCi&半加器逻辑电路Bi⊕AiSiCi半加器逻辑电路图及引脚标注13112345131211

4、10981236274LS00P74HC00N74HC00P412+5V2脚接+5VY431121ZAB接地图中的1、2、3、4快逻辑芯片分别是1是非门，2和4是与门，3是或门。1选7400集成块接电源、开关A到1、4引脚1311234513121110981236241311234513121110981236B接2、12引脚243引脚接5、13、另一片的1引脚;另一片第2脚接+5V,第3脚接输出131123451312111098123624第6引脚接9；第11引脚接10131123451312111098123624第8脚输出

5、，测出A、B与Y、Z间的逻辑关系2全加器的设计考虑低位来的进位的加法称为全加。完成全加功能的电路称为全加器。全加器的方框图如图3.2.2所示，从图中可知它有加数A，被加数B，低位向高位的进位Ci三个输入端。有全加和S和向高位的进位C0二个输出端。(1)根据全加器方框图及二进制数相加的原则列出真值表加表3.2.2所示。(2)根据全加器真值表利用卡诺图可用不同的方案实现全加器。方案一：利用异或门和与非门实现。全加和S与向高位进位C0的卡诺图和化简过程如图3.2.3所示。                                 

6、    表3.2.2全加器真值表A   B    C1S   C00    0    00    0    10    1    00    1    11    0    01    0    11    1    01    1    10    01    01    00    11    00    10    11    1        图3.2.2 全加器方框图                 图3.2.3全加器的卡诺图(a)S卡诺图   (b)C0卡诺图 图3.2.4  用异或门和与非门构成全加器 根据S和C0的表

7、达式画出逻辑电路图如图3.2.4所示，在化简过程中，我们注意到利用公共项。方案二：利用与或非门及非门实现。在中规模组件中一般都采用与或非门和非门来实现全加器，由于全加器有S和C0两路输出，从图3.2.3(b)C0的卡诺图可看出C0可写为：利用一个与或非门和非门即可形成C0。下面我们利用卡诺图的变换找出S和的公共项，如图3.2.5所示。 图3.2.5 S的卡诺图变换 从图3.2.5中看出根据C0和S的逻辑表达式画出逻辑电路图如图3.2.6所示。采用与或非门构成的全加器具有使用器件少、速度快的特点，目前集成全加器广泛采用此种形式。3集

8、成全加器全加器是常用的算术运算电路，其逻辑符号如图3.2.7所示。在一位全加器的基础上，可以构成多位全加器。当两个n位二进制数相加时，进位方式有两种，即逐位进位和超前进位，目前生产的集成四位全加器也具有上述两种进位方式。(1)