丁英涛-高速数字锁相环IP核设计-5.docx

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1、丁英涛1、个人介绍1972年2月出生，2005年清华大学博士后流动站出站，后到北京理工大学信息与电子学院工作至今，微电子学与固体电子学专业，现任北京理工大学副教授。曾参与了国家自然科学基金“微机电系统元件中的湍流结构和流动特性研究”、“基于微纳流控芯片的生物分子间相互作用的二维电泳平台研究”等项研究。一直从事混合信号、超大规模集成电路研究工作，讲授本科生课程《集成电路工艺》和研究生课程《MEMS理论》。以第一作者发表学术论文5篇，全部被EI收录。2、题目：高速数字锁相环IP核设计3、题目内容数字锁相环（DLL）可以产生精确的延迟效果而不受环境

2、和工艺条件的影响，在标准数字设计中，常用来生成稳定的延迟或多相位的时钟信号。其结构框图如图1所示，包括鉴相器、电荷泵、压控延迟。压控延迟是由一系列电压控制的延迟可变单元串联而成的开路链。把压控延迟线的输入和输出送入鉴相器中进行比较，通过锁相环路将两者的相差锁定在一个周期或半个周期。对于一阶环路滤波器，DLL传输函数为一阶方程，其增益、带宽、系统稳定性的实现更为简易。因此DLL常用来在数字电路中产生稳定的多相位时钟。DLL是高速数字集成系统中不可或缺的单元。图1DLL结构4、任务要求①深入掌握数字锁相环和CMOS集成电路设计的基本原理。②系统学

3、习CMOS器件的基本工作原理，熟练掌握电路设计软件及仿真环境设计，完成对高速数字电路工作原理的验证。③根据数字锁相环的基本工作原理，设计完成高速数字锁相环。