计算机硬件基础.doc

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1、微型计算机硬件结构【CPU中央处理器】808680486Pentium【总线】总线配置结构总线操作总线相关概念ISA总线EISA总线PCI总线【存储器】【中断】“•总线配置结构CPU、I/O、内存任意两者CPU通过统一的指令访问单总线结构系统的各个部件都挂在单总线上，称为面向系统的单总线结构。之间可以通过单总线交换信息，因此I/O端口和内存统一编址，I/O和内存。还允许CPU继续工作。特点：控制简单，易于扩展I/O设备，内存和I/O交换信息时，单总线只能分时工作，交换数据时吞吐量受到限制。面向CPU的双总线结构CPU与内存之间的总线和CPU与I/O设备之间的总线外围设备

2、和内存之间没有直接的通路，要通过CPU进行数据交换。增加CPU的负担，降低CPU的效率。面向主存储器的双总线结构（高档微机常用）在单总线基础上增加了CPU与内存之间的一组高速存储总线…•…总线操作比同一时刻，总线只允许一对模块进行数据交换。b・多个模块使用总线进行数据交换时，采用分时方式，一个接一个轮换交替使用总线。C•将总线时间分成很多段，每段时间可以完成模块的异常完整的信息交换，这一段时间叫总线操作周期或数据传送周期或总线周期（暂时认为三者相同，待査）。多模块使用总线时，占用不同的时间段。1•总线数据传送周期2•总线数据传送控制3•总线数据传送机制4.总线状态详细：

3、1•总线数据传送周期（总线周期）A.总线请求和总裁阶段B.寻址阶段A.数据传送阶段D・结束阶段总线请求和总裁阶段：主控设备向总线总裁器提出使用总线的请求，总线总裁器确定下一个传送周期的总线使用权归属。寻址阶段发出本次访问的从设备的地址，所有从设备对地址译码后判断自己是否是本次访问的从设备，选中后，从设备开始启动。数据传送阶段结束阶段;主控设备、从设备的有关信号均从系统总线上释放，从而让出总线,以便其他模块继续使用。【Pentium支持多种不同类型的总线周期】单传送周期成组传送周期中断周期专用总线周期•……单总线传送周期信号CACHE高电平时表示周期是一种单传送周期。使用

4、半同步传送方式，利用成组传送准备就绪信号BRDY作为等待状态信号（ready线或WAIT线）……成组传送周期Pentium微处理机约定：对于读操作，所有的成组读操作都是可以进行高速缓冲操作的。而且所有的高速缓冲操作的读周期都是成组的。即成组传送读操作都必须Cache行填充。对于写操作，只有Cache写回操作是成组传送的，其他的写操作全是单传送周期。所以成组传送的组大小和Cache行大小相同。（1）信号CACHE低电平时表示周期是一种成组传送周期。（2）成组传送的组的大小是由cache行大小决定的。如Pentium微处理器的片内cache行大小32字节，则该处理器的成组传

5、送周期下的组大小位32字节，组内数据项的地址，全部坐落在同一个32字节宽且已对准的区域内。（3）对于读操作，成组传送时，根据首地址是否32粘位对齐，决定组中8个四字（对64位存储器而言）的传送次序。对于写回操作，首地址的低五位总是（），即肯定32*8位对齐。即写回的成组操作,必定从内存中对齐的地址处开始写入32个字节（即一个Cache行）。表3Pentium读操作成组传送次序首地址第二地址0（对齐）88（未对齐）016（未对齐）2424（未对齐）16第三地址第四地址1624241601680（4）具体的成组周期和成组写周期过程成组对操作和成组写操作都和Cache有关A.

6、成组读周期’在启动任何一次读操作时，Pentium都会位所需的数据项提供地址信号和字节允许信号。当读不命中时候，CPU直接访问内存，使用的是单传送周期。同时要进行Cache行填充，即开始成组传送周期，此时总线只识别地址信号，而忽略字节允许信号。即按地址低3位为零为起始地址，读取64位8个字节送入Cache相对应的单元内，接着是连续的24个字节的数据传送。（总共传送32个字节即一个Cache行的大小）。成组序列的后续地址要有外部硬件按上表长度传送次序计算出来的。B.成组写回周期成组写回周期总是数据Cache内己修改Cache行的写回操作。更具体的成组周期过程见PCI总线。

7、•中断周期专用总线周期2•总线数据传送控制主控设备、从属设备实现总线传送的控制：A・同步传送B.异步传送C・半同步传送同步传送（由是主控设备时钟控制）地址、命令和数据等信号的发出时间。都严格参照系统时钟的某个前沿时刻；而对方接受判断它时，又都采用在系统时钟脉冲的后沿时刻来识别。例如：T1前沿：CPU发出地址；T2内发出读命令控制信号有效；T3内存储器把数据放到数据总线上；T4内存储器撤除数据.CPU撤除地址和读命令等信号。异步传送（由主设备的请求信号线和从设备的响应信号线控制）例如：异步读操作：异步传送的请求信号RD和相应信号ACK的呼应