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时间:2020-03-07
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1、1第2章IntelIA-32/Intel64处理器结构与原理22.1.1基本概念1.流水线把一条指令的操作分成多个更小的步骤,每个步骤的操作由专门的电路完成。利用各电路间可并行执行的特点,让各个步骤的执行在时间上重叠起来。取指1译码1执行1取指2译码2执行2取指3译码3执行3取指1译码1执行1取指2译码2执行2取指3译码3执行3流水线执行方式2.1IA-32/Intel64处理器新技术概览32.CISC与RISC技术复杂指令集计算机(CISC):指令格式比较复杂,通常采用不等长指令设计,指令的寻址方式丰富,绝大多数指令的执行需要多个时钟周期。
2、缺点:随着计算机结构的改进,指令的功能和指令条数增加,指令系统变得异常庞大。复杂的指令格式和众多的寻址方式使得组合逻辑电路设计更为复杂,采用微程序又会降低执行速度。复杂不规整的指令会降低流水线的性能随着指令条数的增加,完成同一任务的指令组合变多,编译系统在最后优化的时候分析就变得更加困难4简单指令集计算机(RISC):通过简化指令,使得计算机的结构变得简单、合理,从而提高CPU的执行速度。优化指令系统,只选用使用频率高的指令,减少指令条数。采用简单的指令格式和寻址方式,指令的长度固定,大多数指令能在一个时钟周期内完成。除了Load/Store
3、指令能访问存储器外外,其他任何指令的操作数或者为立即数或者存放在寄存器中,因此,进行的是寄存器与寄存器之间从操作。通常RISC处理器设计了大量的寄存器临时存放数据。由于计算机结构简单,所以主要采用硬布线逻辑,较少使用或者不用微程序控制。53.高速缓冲存储器(Cache)主机主存高速缓冲存储器Cache的设立依据是程序访问的局部性原理:for(inti;i<100;i++){a[i]=i*i;}6衡量CPU的性能指标可以是单位时间CPU完成的指令数,其计算公式如下:CPU性能=CPU的主频×IPC也可用CPU完成应用程序所需的总时间。其计算公式
4、如下::IPC:每时钟执行的指令条数。CPI:每指令平均时钟数思考:根据公式要提高CPU性能,可采用什么办法?CPU时间=程序的指令数×CPI时钟频率2.1.1.1提高处理器的性能7如何提高主频:要提高主频→减少每个流水级的执行周期→减小每个流水级的任务量→将任务再分解→增加流水线深度IA-32的流水线级数型号PentiumP6架构Pentium4CoreNehalem流水级数512-1320~311416主频MHz662002000~36002667思考:流水线级数变多后,有没有副作用?8思考:从图上可以得到哪些结论?9如果各指令之间不存在
5、相关性,那么它们在流水线中是可以并行执行的,这种指令间潜在的重叠就是指令级并行(Thread-LevelParallelism,ILP)。1.指令间的相关性(1)结构相关所谓结构相关(也称为名相关)是指不同指令同时存取相同的寄存器或存储器,但这些指令间不存在数据流。在冯·诺依曼存储结构中,数据和程序放在同一存储器,如果此时一条指令要读或写数据,而刚好取指单元要取指令,就出现结构相关2.1.2提高处理器指令级并行性的技术101.指令间的相关性(2)数据相关某条指令的操作数依赖前一条或前几条指令的运行结果,这就是所谓的数据相关。①写后读相关(RA
6、W,ReadAfterWrite)A=B+CD=3*A//在数据A上写后读②读后写相关(WAR,WriteAfterRead)A=B+CB=D*2//在数据B上读后写②写后写相关(WAW,WriteAfterWrite)A=B+CA=D*2//在数据A上写后写思考:C语言里的i+=2包含了哪些数据相关?111.指令间的相关性(3)控制相关控制相关可以看作是对指令指针寄存器的RAW相关问题。取指阶段需要读指令指针寄存器,而分支语句会在执行阶段计算出新的转移地址写入指令指针寄存器,于是当分支条件满足的时候,就出现下条指令读指令指针寄存器(取指阶段
7、)早于分支语句写该寄存器(执行阶段)的情况。122.超标量技术所谓超标量是指处理器中含有多条流水线,每个时钟能够译码、发射、执行多条指令。显然,超标量技术提高了处理器的IPC,也进而减少了理想流水线CPI。在超标量流水线中,并行执行的流水线条数称为超标度。从Pentium到IvyBridge处理器的超标度为2~4。IFIDOFEXWBIFIDOFEXWBWBEXOFIDIFI1I2I3I4I5I6I7I8I9IFIDOFEXWBIFIDOFEXWBIFIDOFEXWBIFIDOFEXWBIFIDOFEXWBIFIDOFEXWB思考:超标度为几
8、?133.动态执行技术的使用(P6架构开始)A=B+CP=A*2Q=D-E流水1流水2非乱序执行演示流水1流水2乱序执行演示R=F-7A=B+CP=A*2Q=D-E
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