数字电路与系统设计课件4.ppt

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1、第4章时序逻辑电路分析与设计4.1同步时序电路分析4.2触发器级同步时序电路设计4.3模块级同步时序电路设计*4.4异步计数器分析与设计4.1同步时序电路分析4.1.1触发器级电路分析要确定一个用触发器构成的同步时序电路的功能，通常需要经过以下几个分析步骤：①根据给定电路写出输出方程组、激励方程组和次态方程组；②根据上述三个方程组列出电路的状态表；③根据状态表画出电路的状态图，必要时还可画出电路的工作波形；④根据状态图（或状态表、工作波形）确定电路的逻辑功【例4-1】分析图4-1所示同步时序电路的功能，并画出电路的工作波形。图4-1例4-1的电路解输出方程组激励方程组将激励

2、函数代入JK触发器的次态方程,得次态方程组:表4-1例4-1状态表图4-2例4-1的状态图图4-3例4-3的电路工作波形由状态图可见，当输入X=0时，电路始终处于保持状态；当输入X=1时，电路呈现出来一个CP脉冲状态加1的特点，且当电路处于状态11（3）时，下一个CP脉冲到来后状态变为00且产生Z=1输出，为四进制加法计数。因此，本电路为一个可控同步四进制加法计数器，X为控制端，Z为进位输出。当控制端X=0时，维持原态；X=1时，进行四进制加法计数。【例4-2】分析图4-4所示同步时序电路的功能，并画出电路的工作波形。图4-4例4-2的电路解输出方程组激励方程组：次态方程组:表4

3、-2例4-2状态表图4-5例4-2的状态图从状态图可见，状态“11”是一个死循环，因此，图4-4所示电路是一个非自启动电路，加电工作时必须先清0。清0后，电路处于状态“00”。如果X=Y（即XY=00或11），维持状态“00”，输出GEL=010；如果X＞Y（即XY=10），电路进入状态“10”，输出GEL=100；如果X＜Y（即XY=01），电路进入状态“01”，输出GEL=001。一旦电路进入状态“10”或“01”，将不再进行状态转换，而是停止在这些状态上。由此可以判断，该电路是一个高位先入的串行二进制数比较器，X和Y是比较器的两个串行数据输入端，G、E、L是X＞Y、X=Y、X＜

4、Y等三种比较结果的输出端。图4-6例4-2的电路工作波形4.1.2模块级电路分析【例4-3】图4-7电路由两片4位二进制同步可预置加法计数器74161和少量逻辑门组成，试分析其功能。图4-7例4-3的电路解两片74161的连接电路极为相似，如果不考虑级联问题，二者完全相同。当QDQCQBQA=0100时，下一个CP脉冲将QDQCQBQA置为1000；当QDQCQBQA=1100时，下一个CP脉冲将QDQCQBQA置为0000。可见，每一片74161都是一个5421BCD码计数器。现在来看两片74161的级联关系。虽然二者的CP端都与时钟脉冲CP相连，但右侧74161的计数控制端P

5、受与门输出控制，而与门输入接左侧74161的QD、QC。只有当左侧74161处于“1100”状态即“9”状态时，下一个CP脉冲到来时右侧74161才能计数，同时左侧74161回到“0000”状态。也就是说，每来10个CP脉冲，左侧74161构成的5421BCD计数器向右侧74161构成的5421BCD计数器输出一个进位脉冲，使右侧5421BCD码计数器状态加1。因此，该电路是一个两位5421BCD码计数器，其中左侧74161构成个位计数器，右侧74161构成十位计数器。【例4-4】分析图4-8所示电路的功能。图4-8例4-4的电路解本题电路的存储器件只有1片74194，从连接情况看

6、，它构成模8扭环形计数器。其它器件都是围绕74194来发挥作用的。画出电路的全状态图，有助于电路功能的分析。根据移位寄存器74194和译码器74154的功能特点，容易画出电路的全状态图，如图4-9所示。从状态图可见，这是一个自启动的π值发生器，周期性地在输出端Z3Z2Z1Z0依次产生3、1、4、1、5、9、2、6等8位π值的8421BCD码输出。图4-9例4-4电路的全状态图4.2触发器级同步时序电路设计4.2.1设计步骤(1)导出原始状态图或状态表。(2)状态化简。状态分配。(4)触发器选型。(5)导出输出和激励函数表达式。(6)检查多余状态，打破无效循环。(7)画电路图。4.

7、2.2导出原始状态图或状态表1.状态定义法状态定义法的基本思路是，认真分析电路要实现的功能，定义输入、输出变量和用来记忆输入历史的若干状态，然后分别以这些状态为现态，在不同的输入条件下确定电路的次态和输出，由此得到电路的原始状态图或状态表。本书将这种设计方法称为状态定义法，定义状态的原则是“宁多勿缺”，使原始状态图或状态表全面、准确地体现设计要求的逻辑功能。多余的状态可以在状态化简时消除。【例4-5】导出“1111”序列检测器的原始状态图和状态表。当连续