欢迎来到天天文库
浏览记录
ID:49936896
大小:72.00 KB
页数:12页
时间:2020-03-03
《FPGA实现多进制FSK的调制解调.doc》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、//该模块为8分频器modulediv8(clk,divout);//端口列表inputclk;outputdivout;//端口说明reg[2:0]div;regdivout;//定义数据类型initialdivout=0;//初始化always@(posedgeclk)begindiv=div+1;divout=div[2];//3bit计数器,实现8分频endendmodule//该模块实现16分频器modulediv16(clk,divout);//端口列表inputclk;outputdivout;//端口说明reg[3:0]div;regdivou
2、t;//定义数据类型initialdiv=0;//初始化always@(posedgeclk)begindiv=div+1;-12-divout=div[3];//4bit计数器,实现16分频endendmodule//该模块为64分频器,降低时钟速率modulediv64(clk,divout);//输入输出端口列表inputclk;outputdivout;//输入输出端口说明reg[5:0]div;regdivout;//数据类型定义initialdiv=0;//初始化always@(posedgeclk)begindiv=div+1;divout=di
3、v[5];//6bit计数器,用作分频endendmodule//该模块实现128分频modulediv128(clk,divout);//端口列表inputclk;outputdivout;//端口说明-12-reg[6:0]div;regdivout;//数据类型定义initialdiv=0;//初始化always@(posedgeclk)begindiv=div+1;divout=div[6];//7bit计数器,实现128分频endendmodule//该模块实现1024分频器modulediv1024(clk,clk_m);//端口列表inputcl
4、k;outputclk_m;//端口定义reg[9:0]div;regclk_m;//定义数据类型initialdiv=0;//初始化always@(posedgeclk)begindiv=div+1;clk_m=div[9];//10bit计数器,实现1024分频endendmodule-12-//该模块为数字锁相环moduledpll(clk,//clockrzcd,//codeinputdoubleedgedetectionbsyn);//lockedclockinputclk;inputrzcd;outputbsyn;regbps;regbsyn;re
5、g[1:0]pre;//edgedetectionreg[3:0]preset;//countsettingreg[3:0]count;//count/////////////////////////////////////////////////////////edgedetectionalways@(posedgeclk)beginpre[1]=pre[0];pre[0]=rzcd;if(pre==2'b01
6、
7、pre==2'b10)bps=1;elsebps=0;end///////////////////////////////////////////
8、//////////////formbitsyn-plusealways@(posedgeclk)beginif(count==0)count=preset;elsecount=count-1;if(count<=11&count>=4)bsyn=1;elsebsyn=0;end/////////////////////////////////////////////////////////modifypresetvaluealways@(posedgeclk)beginif(bps==1)-12-if(count<'b0100)preset='b1001;e
9、lseif(count>'b0100)preset='b0111;elseif(count=='b0100)preset='b1000;end///////////////////////////////////////////////////////Endmodule//该模块产生f1载波modulef1_zaibo(f1,out);//端口列表inputf1;output[7:0]out;//端口定义reg[7:0]out;reg[3:0]count;reg[7:0]q1;//数据类型定义initialcount=0;//初始化always@(posedg
10、ef1)begincount=coun
此文档下载收益归作者所有