电子时钟的深入设计方案.ppt

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1、电子时钟设计设计要求设计一个电子时钟。要求可以显示时、分、秒。用户可以设置时间。系统组成系统可以分为以下模块：1.10进制可预置计数器模块2.6进制可预置计数器模块3.24进制可预置计数器模块4.LED译码模块系统组成方框图置数按键控制按键基准时钟计数器动态显示译码显示1.10进制可预置计数器模块时钟由时、分、秒组成，分、秒都为60进制。由于需要使用LED显示时间，所以采用的计数器应该是10进制的，从而方便译码模块的通用。而60进制计数器可以由10进制计数器和6进制计数器组成。2.6进制可预置计数器模块要组成一个可预置的60进制计数器

2、，还需要一个6进制的计数器，使用10进制的进位作为6进制的计数器的时钟信号可以组成一个60进制的计数器。24进制可预置计数器模块时钟的小时是24进制的，所以必须设计一个24进制的可预置计数器。显然，24进制计数器不可以使用6进制计数器和4进制计数器组成，因为这样做的24进制计数器将给译码带来麻烦。4.译码显示模块一共有6个LED需要显示，所以需要6个译码模块。电子时钟设计与仿真10进制计数器VHDL程序--文件名：counter10.vhd。--功能：10进制计数器，有进位C--最后修改日期：2004.3.20libraryIEEE;

3、useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycounter10isPort(clk:instd_logic;reset:instd_logic;din:instd_logic_vector(3downto0);dout:outstd_logic_vector(3downto0);c:outstd_logic);endcounter10;architectureBehavioralofcounter

4、10issignalcount:std_logic_vector(3downto0);begindout<=count;process(clk,reset,din)beginifreset='0'thencount<=din;c<='0';elsifrising_edge(clk)thenifcount="1001"thencount<="0000";c<='1';elsecount<=count+1;c<='0';endif;endif;endprocess;endBehavioral;10进制计数器仿真6进制计数器VHDL程序--

5、文件名：counter6.vhd。--功能：6进制计数器，有进位C--最后修改日期：2004.3.20libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycounter6isPort(clk:instd_logic;reset:instd_logic;din:instd_logic_vector(2downto0);dout:outstd_logic_vector(2downto0

6、);c:outstd_logic);endcounter6;architectureBehavioralofcounter6issignalcount:std_logic_vector(2downto0);beginprocess(clk,reset,din)beginifreset='0'thencount<=din;c<='0';elsifrising_edge(clk)thenifcount="101"thencount<="000";c<='1';elsecount<=count+1;c<='0';endif;endif;en

7、dprocess;dout<=count;endBehavioral;6进制计数器仿真24进制计数器VHDL程序--文件名：counter24.vhd。--功能：24进制计数器。--最后修改日期：2004.3.20libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycounter24isPort(clk:instd_logic;reset:instd_logic;din:instd

8、_logic_vector(5downto0);dout:outstd_logic_vector(5downto0));endcounter24;architectureBehavioralofcounter24issi