第5章 51单片机的外围模块及其应用_并行口及其应用.ppt

《第5章 51单片机的外围模块及其应用_并行口及其应用.ppt》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、第五章51单片机的外围模块及应用5.1并行口及其应用5.2定时器及应用5.3串行口UART5.482C552D的AD转换器5.5其他外围模块简介并行I/O口MCS-51共有4个8位的I/O口（P0、P1、P2、P3），以实现数据的并行输入/输出。定时/计数器8051共有两个16位的定时/计数器，以实现定时或计数功能，并以其定时或计数结果对计算机进行控制。串行口MCS-51单片机有一个全双工的串行口，以实现单片机和其它设备之间的串行数据传送。该串行口功能较强，既可作为全双工异步通信收发器使用，也可作为同步移位器使用。5.1并行口及

2、其应用51单片机有4个I/O端口，每个端口都是8位准双向口，共占32根引脚。每个端口都包括一个锁存器(即专用寄存器P0～P3)、一个输出驱动器和输入缓冲器。通常把4个端口笼统地表示为P0～P3。I/O口引脚（1）P0口（P0.0～P0.7）：作为普通I/O口使用，须外接上拉电阻；作为与外部传送数据的8位数据总线（D0～D7）；作为扩展外部存储器时的低8位地址总线（A0～A7）。（2）P1口（P1.0～P1.7）：作为普通I/O口使用，无须外接上拉电阻（80C52的P1.0和P1.1还具有特殊功能见表2-1）。（3）P2口（P2.

3、0～P2.7）：作为普通I/O口使用，无须外接上拉电阻。作为扩展外部存储器时的高8位地址总线（A8～A15）。（4）P3口（P3.0～P3.7）：作为普通I/O口使用，无须外接上拉电阻；每个引脚都具有第二功能。51系列单片机的并行口，按其特性可分为以下类型：单一的准双向口；多种功能复用的准双向口；可作为地址总线输出口的准双向口；可作为地址/数据总线口的三态双向口。锁存器QQD读锁存器写锁存器内部总线读引脚内部上拉电阻TVCC（a）单一功能准双向口.锁存器QQD读锁存器写锁存器内部总线读引脚TVCC第二输入功能第二输出功能内部上拉

4、电阻（b）多功能准双向口锁存器QQD读锁存器写锁存器内部总线读引脚TVCC地址控制内部上拉电阻MUX（c）可作为地址总线口的准双向口P2锁存器QQD读锁存器写锁存器内部总线读引脚T1T2VCCMUX地址/数据控制（d）可作为地址/数据总线口的三态双向口P0读锁存器和读引脚指令当把P0~P3口作为输入引脚使用时，以I/O口作为源操作数的数据传送指令、算术/逻辑运算指令及位测试转移指令等均属读引脚指令。所有的“读—改—写”指令均读I/O口锁存器。5.1.1P1口结构组成：它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路组成---

5、-准双向口。功能：作为通用I/O使用。图2‑5aP1口的口线逻辑电路图结构组成：它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路组成----准双向口。图2‑5aP1口的口线逻辑电路图P1口作输出口时，内部数据经过锁存器送到P1.0---P1.7上。由于内部有上拉电阻，所以P1口作输出口使用时，不用外接上拉电阻。图2‑5aP1口的口线逻辑电路图P1口作输入口时，P1.0—P1.7上的信号经过缓冲器送到内部数据总线上。在读引脚之前，要先将锁存器置1，否则总是读到0。CPU对I/O口的读操作有2种：读引脚和读锁存器。5.1.2P3

6、口功能：它除了可作为通用I/O端口外，还具有第二功能。图2‑5dP3口的口线逻辑电路图1.作为通用I/O口作为通用I/O口使用时，与P2口类似。此时第二输出功能控制信号为1。图2‑5dP3口的口线逻辑电路图2.P3口第二功能此时CPU自动向锁存器写1，引脚部分输入(第二输出功能控制信号为1),部分输出(从第二输出功能输出信号)。P3第二功能各引脚功能定义：P3.0：RXD串行口输入P3.1：TXD串行口输出P3.2：INT0外部中断0输入P3.3：INT1外部中断1输入P3.4：T0定时器0外部输入P3.5：T1定时器1外部输入

7、P3.6：WR外部写控制P3.7：RD外部读控制5.1.3P2口功能：作为通用I/O使用和高8位地址线。图2‑5cP2口的口线逻辑电路图CPU发出控制电平“0”，使多路开关MUX倒向锁存器输出Q端，构成一个准双向口。其功能与P1相同。1.P2口作为普通I/O口图2‑5cP2口的口线逻辑电路图CPU发出控制电平“1”，使多路开关MUX倒内部地址线。此时，P2输出高8位地址。2.P2口作为地址总线5.1.4P0口结构组成：它由一个输出锁存器，两个三态输入缓冲器，一个多路转换开关MUX，和输出驱动电路组成。功能：既可以作为通用I/O用

8、，也可以作为地址/数据线用。图2‑5bP0口的口线逻辑电路图结构组成：它由一个输出锁存器，两个三态输入缓冲器，一个多路转换开关MUX，和输出驱动电路组成。图2‑5bP0口的口线逻辑电路图P0口作为通用I/O使用时,CPU发出控制电平“0”封锁“与”门，将输出上拉