带Cache内核简要介绍.ppt

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1、带Cache的内核简要介绍带Cache的ARM宏单元举例CacheARM内核地址地址写缓冲MMU或MPU数据读数据写数据控制逻辑CP15AMBA总线接口JTAG及非AMBA信号AMBA接口议程Cache、同步和写缓冲介绍存储器保护单元内存管理单元紧耦合存储器带Cache的ARM处理器外部存储器CPUCache地址数据总线接口什么是cache?位于处理器中的少量高速缓冲存储器,保存最近被访问的存储空间内容的备份哪些存储空间需要读入到cache中，要通过MMU或MPU来控制依赖于内存的重使用仅用来改善速度较慢的存储器或总线宽度较窄的存储器的性能降低对总线宽度的要求减少功

2、耗Cache的用法数据以每次传送一行的方式复制到cache中每个cache行包含连续的数据Cache行按其自然的行边界尺寸分配Cache中的数据一旦被获取后，立即对内核有效这一处理就是大家所知的数据流动在一个cache读操作不命中后，将激发cache行内容的填充但新数据应放在cache的什么位置?ARM处理器支持以下置换策略中的一个或多个:随机,循环轮换轮换指针指向下一个要填充的cache行已经使用过的行将被收回和替换对回写数据cache而言,任何改过的数据都要写到存储器中结合性简单cache，采用直接映射策略一个特殊的存储器数据项被存放在cache的某个特定位置。

3、相同cache地址域的数据项将竞争这一位置。实施简单，执行快捷块结合cache，减少位置竞争一个特殊的存储器数据项被存放在cache的许多位置如果一个特殊的存储器数据项被存放在cache中的‘n’个位置，那么可以说cache是n维的实施较复杂，需要更多的比较硬件主存储器0x00000x00100x00200x00300x00400x00500x00600x00700x00800x0090Cache直接映射Cache00..................................0110010x006400tagindexword地址tagram数据=2-维

4、块结合Cache主存储器0x00000x00100x00200x00300x00400x00500x00600x00700x00800x0090Way0Way1Set02-Way,4Sets?数据=tagindex=tagindexWay0Way1目标计数器替换策略:随机循环最近最少使用(LRU)††：当前ARM处理器未用若干定义Line:行，cache的最小可装载单元–任何情况下都是存储器中一个连续的字块。Tag:标签，存放在cache中的存储器地址的一部分，用来识别定位在那里的特定的物理地址。Set:块，一组行，用来保持来自特定存储器空间的数据。Way:维，一

5、个块所含行的数量，就是cache的维数。Index:索引，存储器地址的一部分，它决定可以存储cache行的块。4-维块结合CacheDecoderDecoderDecoder3110954210地址Cache行53注:每一个地址索引映射到一个cache行，该行可存于4维的任意一维中（4维结合）存于TAG中的地址(22位)IndexWordUnusedDataway0TAGLine0Line1Line30Line31这里是一个4kcache的例子：4waysx32lines(sets)x8words=4kbcacheDecodervd0d1v-有效位d0,d1–脏

6、位01234567d0d101234567d0d164-维块结合Cache317654210地址Cacheline23注:每个地址索引映射到单一的块，每个块可以存储64不同的地址标签(64waysholding4lines).Decoder存于TAG中的地址(25位)IndexWordUnused这里是ARM922T的例子:4setsx64lines(ways)x8words=8kbcache用内容设定地址的存储器(CAM)DataSet0TAGLine0Line1Line62Line63Cache闭锁(1)部分cache可能闭锁以避免被清除其间隔尺度随着内核的

7、不同而变化可能在需要保证实时性能时使用需要一个短的子程序来控制行填充提供了例子程序目标计数器范围受限(cp15之r9)闭锁行可免于替换仍可被‘冲洗’-那么闭锁机制肯定被清除了这是一个4维结合的cache，每维包含32行(块).单一的目标计数器选择将要替换的维.闭锁固定了计数器的基值所以该值以下的通道完全免于替换.闭锁具有一维的间隔尺寸(1/4的cache大小).Cache闭锁(2)VictimCounterDataway2TAGLine0Line1Line30Line31闭锁行Dataway0TAGLine1Line0Line30Line31Dataway1TA