南大17级数电考试(A卷).doc

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1、A卷2018—2019学年第一学期南京大学电子科学与工程系全日制统招本科生《数字系统I》期末考试试卷闭卷任课教师姓名:沙金考试时间：2019.1.8考生年级考生专业考生学号考生姓名题号一二三四五六总分得分本题得分一、（18分）1）试仅用与非门画出SR锁存器的结构。2）在上题的基础上，试用与非门和非门画出clk上升沿触发的D触发器结构。3）请用VerilogHDL代码描述2）中实现的D触发器。（行为描述即可）5A卷2018—2019学年第一学期本题得分二、（20分）1）采用D触发器设计并实现一个同步计数器，使之能够对输入w

2、的脉冲进行计数，输出计数序列z为2,0,1,2,0,1,2,0,1,……。（需说明状态转移，画电路图。不写Verilog）2）你的设计是mealy型还是moore型的？3）假设触发器时序参数为tsu=0.6ns,th=0.4ns,tcq=1ns,组合逻辑每个逻辑门的延迟是1ns，电路没有时钟偏差。请计算此电路工作的最大频率。本题得分三、（16分）试用Verilog语言设计如下功能的同步时序电路：序列w为单比特串行输入，在探测到w的值为1001或1111时，在下个时钟周期产生输出z=1，否则z=0。5A卷2018—2019

3、学年第一学期本题得分四、（16分）分析两段代码：1、Moduleexample(x1,x2,x3,x4,Clock,a,b,c)inputx1,x2,x3,x4,Clock;outputrega,b,c;always@(posedgeClock)begina<=x1&x2;b<=a

4、x3;c<=b&x4;endendmodule1）这是什么类型的赋值方式？2）请画出以上代码所描述的电路图。3)如果把“<=”都变为“=”，请画出新电路图。2、always@（A）beginf=A[0]&A[1];for(k=2;k

5、k=k+1)f=f

6、(A[k]&A[k-1]);end这段代码产生的是组合逻辑还是时序逻辑？产生的f逻辑是什么？（f=……？）5A卷2018—2019学年第一学期本题得分五、（15分）分析下图所示电路，1）简述两个555定时器的工作原理。2）若要求扬声器在开关S按下后，以的频率持续响10s，试确定图中和的取值。（注：图中是利用开关S产生一负的窄脉冲。）5A卷2018—2019学年第一学期本题得分六、（15分）在图中所示的D/A转换电路中，试求：（1）1LSB所产生的输出电压增量是多少？（2）输入为时的输出电压是多少？输入

7、为时的输出电压是多少？（3）若输入以二进制补码给出，则最大的正数和绝对值最大的负数各为多少？它们对应的输出电压各为多少？5