PCB_Checklist.doc

PCB_Checklist.doc

ID:48428190

大小:259.00 KB

页数:8页

时间:2020-01-25

PCB_Checklist.doc_第1页
PCB_Checklist.doc_第2页
PCB_Checklist.doc_第3页
PCB_Checklist.doc_第4页
PCB_Checklist.doc_第5页
资源描述:

《PCB_Checklist.doc》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、.word可编辑.阶段项目序号检查内容EDA设计EDA复审EDA确认备注资料输入阶段1.在流程上接收到的资料是否齐全(包括:原理图、*.brd文件、料单、PCB设计说明以及PCB设计或更改要求、标准化要求说明、工艺设计说明文件)2.3确认PCB模板是最新的3.确认模板的定位器件位置无误4.PCB设计说明以及PCB设计或更改要求、标准化要求说明是否明确5.4确认外形图上的禁止布放器件和布线区已在PCB模板上体现6.比较外形图,确认PCB所标注尺寸及公差无误,金属化孔和非金属化孔定义准确7.5确认PCB模板准确无误后最好锁定该结构文件,以免

2、误操作被移动位置布局后检查阶段器件检查8.确认所有器件封装是否与公司统一库一致,是否已更新封装库(用viewlog检查运行结果)如果不一致,一定要UpdateSymbols9.母板与子板,单板与背板,确认信号对应,位置对应,连接器方向及丝印标识正确,且子板有防误插措施,子板与母板上的器件不应产生干涉10.元器件是否100%放置11.打开器件TOP和BOTTOM层的place-bound,查看重叠引起的DRC是否允许12.Mark点是否足够且必要13.较重的元器件,应该布放在靠近PCB支撑点或支撑边的地方,以减少PCB的翘曲14.与结构相

3、关的器件布好局后最好锁住,防止误操作移动位置15.压接插座周围5mm范围内,正面不允许有高度超过压接插座高度的元件,背面不允许有元件或焊点16.确认器件布局是否满足工艺性要求(重点关注BGA、PLCC、贴片插座)17.金属壳体的元器件,特别注意不要与其它元器件相碰,要留有足够的空间位置.专业.专注..word可编辑.1.接口相关的器件尽量靠近接口放置,背板总线驱动器尽量靠近背板连接器放置2.波峰焊面的CHIP器件是否已经转换成波峰焊封装,3.手工焊点是否超过50个4.在PCB上轴向插装较高的元件,应该考虑卧式安装。留出卧放空间。并且考虑

4、固定方式,如晶振的固定焊盘5.需要使用散热片的器件,确认与其它器件有足够间距,并且注意散热片范围内主要器件的高度功能检查6.数模混合板的数字电路和模拟电路器件布局时是否已经分开,信号流是否合理7.A/D转换器跨模数分区放置。8.时钟器件布局是否合理9.高速信号器件布局是否合理10.端接器件是否已合理放置(源端匹配串阻应放在信号的驱动端;中间匹配的串阻放在中间位置;终端匹配串阻应放在信号的接收端)11.IC器件的去耦电容数量及位置是否合理12.信号线以不同电平的平面作为参考平面,当跨越平面分割区域时,参考平面间的连接电容是否靠近信号的走线

5、区域。13.保护电路的布局是否合理,是否利于分割14.单板电源的保险丝是否放置在连接器附近,且前面没有任何电路元件15.确认强信号与弱信号(功率相差30dB)电路分开布设16.是否按照设计指南或参考成功经验放置可能影响EMC实验的器件。如:面板的复位电路要稍靠近复位按钮热17.对热敏感的元件(含液态介质电容、晶振)尽量远离大功率的元器件、散热器等热源18.布局是否满足热设计要求,散热通道(根据工艺设计文件来执行)电源19.是否IC电源距离IC过远20.LDO及周围电路布局是否合理.专业.专注..word可编辑.1.模块电源等周围电路布局

6、是否合理2.电源的整体布局是否合理规则设置3.是否所有仿真约束都已经正确加到ConstraintManager中4.是否正确设置物理和电气规则(注意电源网络和地网络的约束设置)5.TestVia、TestPin的间距设置是否足够6.叠层的厚度和方案是否满足设计和加工要求7.所有有特性阻抗要求的差分线阻抗是否已经经过计算,并用规则控制布线后检查阶段数模8.数字电路和模拟电路的走线是否已分开,信号流是否合理9.A/D、D/A以及类似的电路如果分割了地,那么电路之间的信号线是否从两地之间的桥接点上走(差分线例外)?10.必须跨越分割电源之间间

7、隙的信号线应参考完整的地平面。11.如果采用地层设计分区不分割方式,要确保数字信号和模拟信号分区布线。时钟和高速部分12.高速信号线的阻抗各层是否保持一致13.高速差分信号线和类似信号线,是否等长、对称、就近平行地走线?14.确认时钟线尽量走在内层15.确认时钟线、高速线、复位线及其它强辐射或敏感线路是否已尽量按3W原则布线16.时钟、中断、复位信号、百兆/千兆以太网、高速信号上是否没有分叉的测试点?17.LVDS等低电平信号与TTL/CMOS信号之间是否尽量满足了10H(H为信号线距参考平面的高度)?18.时钟线以及高速信号线是否避免

8、穿越密集通孔过孔区域或器件引脚间走线?19.时钟线是否已满足(SI约束)要求(时钟信号走线是否做到少打过孔、走线短、参考平面连续,主要参考平面尽量是GND;若换层时变换了GND主参考平面层,在离过孔200m

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。
相关文章
更多
相关标签