微机原理-第5版(周荷琴)-第五章 (5).pptx

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1、《微型计算机原理与接口技术》第5版第5章存储器§5.5高速缓冲存储器**本节内容供选用5.5.1高速缓存的原理5.5.2高速缓存的基本结构5.5.3主存与Cache的地址映射5.5.4Cache的基本操作5.5.5影响Cache性能的因素§5.5高速缓冲存储器Cache5.5.1高速缓存的原理1.Cache的工作原理CPU运算速度比内存读/写速度快很多，因此影响计算机效率的提高。目前高端CPU时钟频率已超3GHz，指令执行时间远小于1ns。内存访问速度虽已达ns级(如SDRAM为6~10ns，SRAM可达1~5ns),但与

2、CPU有明显差距。解决办法：总线周期中插等待周期TW，会浪费CPU的能力。用高速的SRAM做主存，会使成本上升。在慢速DRAM和快速CPU间设1个容量较小的高速缓冲存储器（Cache）。能不明显增加成本而提高CPU存取数据速度。程序访问的局部性原理：在一段较短时间内，程序访问的内存地址常集中在很小范围。因为指令是连续分布的，循环和子程序又会重复执行多次，地址就会有时间上集中分布的倾向。数据分布的集中倾向不太明显，但对数组和变量等的访问也有一定重复性。对局部范围的存储器地址频繁访问，而对其他地址访问甚少的现象，称为程序访问的

3、局部性，是设计Cache的基本原理。有了Cache，被经常存取的指令和数据会自动从内存搬进Cache，形成主存部分内容的副本。CPU会先向它读/写数据，只有当其中无所需数据或Cache已满，它才对内存读写。空闲时Cache也会与内存交换数据，更新保存其中的副本。2.Cache的命中率要存取的指令数据不会全在Cache中。任一时刻CPU能从Cache中获取数据的几率称命中率（HitRate）。影响命中率的因素：Cache容量、存储单元组数目和组大小、地址映射方案和联想比较策略、数据替换算法、写操作处理方法和程序本身特性等。命

4、中率计算方法h=Nc/(Nc+Nm)（5.2）Nc和Nm是对Cache和主存的存取次数，只有当Nc足够大，才有h→1。（1-h）为丢失率（MissRate），是所要访问信息不在Cache中的比率。没有命中的数据，CPU只好从内存获取，并把该数据所在的数据块调入Cache，使以后对整块数据的读写都从Cache中进行，不必再调用内存。3.Cache的三级结构为追求高速，Cache用SRAM构成，全部功能由硬件实现。Cache使计算机具有了三级存储系统。即慢速大容量（如500GB）硬盘或光盘构成外存（M3），保存大量的程序和数据

5、；足够大的DRAM（如2GB）构成主存（M2），存放从辅存调入、正要执行的程序和数据；容量较小但速度很高的SRAM（如256KB）构成Cache（M1），在CPU和主存间起高速缓冲作用。CPU通过Cache访问主存，也可直接与主存打交道。Cache可集成到CPU中，也可做在主板上。还可有二级（L2）或三级Cache（L3），比一级Cache容量更大，能进一步提高命中率。每级缓存中存储的数据都是下级缓存的一部分。CPU读取1个数据时，从L1开始逐级向下查找。在L1中找不到，搜索L2，甚至L3，依然找不到，才去内存中读取。三级

6、缓存的技术难度和成本是递减的，因此容量是递增的。1）一级缓存：集成在80年代的IntelCPU中，32256KB。L1常含容量相同的数据缓存D-Cache和指令缓存I-Cache，可同时访问，以减少争用Cache的冲突。如，AMD的AthlonXP（速龙）1.833GHzCPU，具有128KB的L1，表示成64KB+64KB。2）二级缓存：从486开始，分芯片内置和外置两种。后来L2也集成进了CPU。L2有异步/同步两种。L2存取时间15或20ns，而内存条存取时间为60ns或70ns。例如，AthlonXP可配512K

7、B的L2，Xeon(至强)CPU的L2达2～16MB。3）三级缓存：是在L2内置情况下在主板上外置的，目前L3也已能内置。有了L3，CPU只需从内存中调5%数据。开始L3主要用在服务器和工作站的CPU上。近几年，在酷睿i7/i5/i3等高端桌面机多核CPU中，配置了大容量L3，如4核Corei73860片内具有10MB的L3Cache。5.5.1高速缓存的原理5.5.2高速缓存的基本结构5.5.3主存与Cache的地址映射5.5.4Cache的基本操作5.5.5影响Cache性能的因素§5.5高速缓冲存储器Cache5.5

8、.2高速缓存的基本结构包括Cache存储器和Cache控制器（虚线中）。后者又含主存地址寄存器、Cache地址寄存器、主存–Cache地址变换机构、替换控制等四个部件。它们通过硬件电路来实现Cache的全部功能。Cache控制器。控制主存和Cache间的数据传输。CPU发出数据读/写请求后，Cache控